位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第584页 > ADS6442IRGC25 > ADS6442IRGC25 PDF资料 > ADS6442IRGC25 PDF资料3第15页
ADS6445 ， ADS6444
ADS6443 ， ADS6442
www.ti.com
SLAS531B - 2007年5月 - 修订2009年12月
描述并行引脚
表5. SCLK ， SDATA控制引脚
SCLK
低
低
高
高
SDATA
低
高
低
高
正常转换。
SYNC - ADC输出同步所有通道模式。此模式可用于由接收机来对齐
反序列化的数据，以帧边界。看
捕获测试格局
了解详细信息。
POWER DOWN - 全球功率下降， ADC的所有通道都被断电，包括内部参考，
PLL和输出缓冲器。
纠偏 - ADC输出所有通道偏移校正模式。这个图案可以被使用的接收机，以确保
解串器采用正确的时钟边沿。看
捕获测试格局
了解详细信息。
描述
表6. SEN控制引脚
SEN
0
(3/8)LVDD
(5/8)LVDD
LVDD
描述
外部引用到0 dB粗增益（满量程= 2 V
PP
)
外部参考和3.5分贝粗增益（满量程= 1.34 V
PP
)
内部基准和3.5分贝粗增益（满量程= 1.34 V
PP
)
内部基准和0分贝粗增益（满量程= 2 V
PP
)
独立的编程模式中使用，电并联引脚PDN ， CFG1后CFG4会
自动配置设备按照所施加的电压（参照
表7
to
表11）。
表7. PDN控制引脚
PDN
0
AVDD
正常工作
掉电全球
描述
表8. CFG1控制引脚
CFG1
0（默认）
+ 200mV的
（ 3/6 ） LVDD
+/- 200mV的
（ 5/6 ） LVDD
+/- 200mV的
LVDD
- 200mV的
DDR位时钟和1-Wire接口
未使用
SDR位时钟和2线接口
DDR位时钟和2线接口
描述
表9. CFG2控制引脚
CFG2
0（默认）
+ 200mV的
（ 3/6 ） LVDD
+/- 200mV的
（ 5/6 ） LVDD
+/- 200mV的
LVDD
- 200mV的
描述
14X序列化和捕获的位时钟（仅在2线SDR位时钟模式）的下降沿
16X序列化和捕获的位时钟（仅在2线SDR位时钟模式）的下降沿
16X序列化和捕获的位时钟（仅在2线SDR位时钟模式）的上升沿
14X序列化和捕获的位时钟（仅在2线SDR位时钟模式）的上升沿
表10. CFG3控制引脚
CFG3
保留 - 领带地面
版权所有 2007-2009 ，德州仪器
提交文档反馈
15
产品文件夹链接（ S） ：
ADS6445 ， ADS6444 ADS6443 ， ADS6442
