1.4.12
CAP / HOLD
当这个输入引脚为低电平时，SPI加速度结果寄存器由DSP更新每当一个数据样本变
可用。当低到高CAP / HOLD转型，加速结果寄存器的内容被冻结。结果
寄存器将不会被更新，只要该引脚保持为逻辑“1 ”电平。该引脚可直接连接到V
SS
如果保持功能
是不希望的。
1.4.13
X
OUT
, Y
OUT
两个数字 - 模拟转换器（DAC ）转换DSP模块的输出转换成电压电平成比例的幅值
数值结果和比例到V
CC
。 DAC输出约为固有的精度
±12%.
1.5
外部元件
下面所示的连接被推荐的。细心的印刷电路板布局和元件布局是至关重要的
为了获得最佳性能。低ESR电容必须连接到C
REG
和C
REGA
引脚以获得最佳性能。接地的
用焊料掩模土地面积应当放置在包装下从外部作用的装置的改进的屏蔽。如果一个
土地面积未提供，没有信号应路由包下。看
图1-1 。
MMA6222KEG
6
传感器
飞思卡尔半导体公司
