初步的技术数据
FIFO操作
32位
寄存器0
注册1
32
数据
端口A
输入
LATCH
数据
汇编
第2条
第3条
第4条
第5条
32
第6条
章第7条
写一个PTR
DCIA
写PTR
RESET
外形尺寸A
逻辑
一个FIFO
OFS的[2：0 ]
AD9148
32
数据
路径
32
DAC1
和
DAC2
读
PTR
RESET
FIFO速率/
数据速率
读指针
FIFO B
OFS的[2：0 ]
-INT
DACCLK
SYNC
帧B
逻辑
写PTR
RESET
DCIB
一
DCI
写PTR B
32位
寄存器0
注册1
第2条
读指针B
数据
端口B
输入
LATCH
数据
汇编
32
第3条
第4条
第5条
第6条
章第7条
32
数据
路径
32
DAC3
和
DAC4
接口
模式
FIFO的图49.框图
该AD9148包含两个32位宽， 8字深的FIFO （ 1
每双DAC ）设计成放松之间的定时关系
在到达DAC输入端口的数据和内部DAC
数据速率时钟。在FIFO中，也可用于提供一个可调的
在DCIx时钟和DACCLK之间的流水线延迟
允许输入的数据重新排列在一个多芯片系统。这
显著增加了接口的时序预算。
图49显示了数据路径通过的框图
FIFO。该数据被锁存到器件中，被格式化，并且是
然后写入到由FIFO确定在FIFO寄存器
写指针。的写指针的值递增
每一个新的字被加载到FIFO的时间。同时，数据
从由读出指针来确定在FIFO寄存器中读出
和馈入的数字数据路径。读指针的值
在数据被读入从数据路径每次更新
FIFO。这种情况发生在将数据速率是这样的DACCLK速率
由内插比率划分。之间的差
写和读指针表示FIFO流水线延迟，
理解，当考虑到是很重要的
在AD9148的整体流水线延迟。
在单端口和字节接口模式，输入数字
数据进行采样以两倍的数据速率（ DCIA ） 。然后，这个数据
组装根据接口模式。在的输出
数据组装块，这些数据样本的DAC 1和DAC 2顷
写入到FIFO的A和所述数据样本的DAC 3和DAC 4顷
写入到FIFO中，B相对于数据速率。
有效数据是通过FIFO只要发送作为FIFO的
不会溢出或成空。溢出或空
FIFO的状态是一样的写指针和
读指针相等。当两个指针相等，试图
由以同时读写一个FIFO寄存器。
这同时寄存器的访问导致不可靠的数据传输
通过FIFO ，所以必须避免。
牧师PRA |第41页73
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