AD9148
注册名称
PLL控制2
ADDR
（十六进制）
0D
位
7:6
名字
N2
功能
初步的技术数据
默认
11
DAC CLK到PLL控制器的时钟频率（F
PC_CLK
).
00 = 2.
01 = 4.
10 = 8.
11 = 16.
f
PC_CLK
必须始终低于50兆赫。
4
3:2
PLL交
控制启用
N0
使PLL交叉点的控制。
VCO以DACCLK分。
00 = 1.
01 = 2.
10 = 4.
11 = 4.
001
1:0
N1
DACCLK到REFCLK分。
00 = 2.
01 = 4.
10 = 8.
11 = 16.
01
PLL状态0
PLL状态1
同步控制0
0E
0F
10
3:0
5:0
7
6
3
2:0
锁相环控制电压
VCO频段回读
同步启用
FIFO速率/数据
切换率
上升沿同步
平均同步
PLL VCO控制电压回读值。
VCO频段的价值。
启用同步逻辑。
工作在FIFO复位速率同步（0）/数据速率（1） 。
CLK样品的上升沿同步输入（ 1 ） ，下降的边缘
CLK采样同步输入（ 0 ） 。
样本数的平均同步输入。
000 = 1.
001 = 2.
010 = 4.
011 = 8.
100 = 16.
101 = 32.
110 = 64.
111 = 128.
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牧师PRA |第28页73
