位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第0页 > A42MX09-PL208A > A42MX09-PL208A PDF资料 > A42MX09-PL208A PDF资料1第26页
40MX和42MX汽车FPGA系列
解码模块时序
A
B
C
D
E
F
G
H
Y
A- G，H
50%
Y
的TPH1
TPLH
图1-26
解码模块时序
写端口
WRAD [5：0 ]
BLKEN
文
WCLK
WD [7：0 ]
RAM阵列
3的2x8或64x4
（ 2 56位）
读端口
RDAD [5：0 ]
LEW
任
RCLK
RD [7 ：0]的
图1-27
SRAM时序特性
1 -2 2
v3.1
