CS4270
2.引脚说明 - 单机模式
SDIN
LRCK
MCLK
SCLK
VD
DGND
SDOUT
VLC
M1
M0
IS / LJ
MDIV1
1
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6
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10
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21
20
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18
17
16
15
14
13
MUTEB
AOUTB
AOUTA
MUTEA
AGND
VA
FILT +
VQ
AINB
AINA
RST
MDIV2
引脚名称
SDIN
LRCK
MCLK
SCLK
VD
DGND
SDOUT
（米/秒）
VLC
M1
M0
IS / LJ
MDIV1
MDIV2
RST
AINA
AINB
VQ
FILT +
VA
AGND
MUTEA
MUTEB
AOUTA
AOUTB
#
1
引脚说明
串行音频数据输入（输入）
- 输入为二的补码的串行音频数据。
向左向右时钟
（输入/输出） - 确定哪个通道，左或右，是对当前活动
串行音频数据线。
主时钟
（输入） - 时钟源用于△-Σ调制器和数字滤波器。
串行时钟（输入/输出）
- 串行时钟，串行音频接口。
数字电源
（输入） - 为数字部分电源正极。
数字地
（输入） - 内部数字部分的参考地。
串行音频数据输出
（输出） - 输出为二的补码的串行音频数据。该引脚必须
拉式或拉式选择主或从模式。
控制端口电源
（输入） - 确定信号电平的控制端口。
模式选择
（输入） - 确定装置的操作模式。
串行音频接口选择
（输入）
- 选择无论是左对齐或
IS
为串行音频格式
界面。
MCLK鸿沟
（输入） - 配置的MCLK分频器1 ，1.5或2或4分。
RESET
（输入） - 该器件进入低功耗模式时低。
模拟量输入
（输入） - 满量程模拟输入电平在ADC模拟特性指定
规格表。
静态电压
（输出） - 内部静态电压滤波连接。
正参考电压
（输出） - 正参考电压为内部采样电路。
模拟电源（输入）
- 正电源的模拟部分。
模拟地
（输入） - 接地参考。必须连接到模拟地。
静音控制
（输出）
- 每个引脚在上电初始化主动，复位，静音，当主
钟至左/右时钟频率比不正确，或掉电。
模拟音频输出
（输出） - 满量程输出电平的DAC模拟Characteris-规定
抽动规格表。
2
3
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5
6
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8
9
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24
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23
DS686PP1
7
