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锁相环（ PLL）的
PLL说明
该AT83R5122 ， AT8xC5122 / 23的PLL被用于产生内部高频
时钟与外部低频同步。图16显示了内部struc-
TURE PLL的。
该PFLD块相位频率比较和锁定检测。此块
使得从所述N分频器和未来的基准时钟之间的比较
逆时钟从R分频器来了，就产生向上或向下一定的脉冲
信号根据反向时钟的边缘位置。在PLLCON PLLEN位
寄存器用于使所述时钟产生。当PLL处于锁定状态时，位PLOCK
在PLLCON寄存器设置。
卫生防护中心块是电荷泵产生的VCO的电压基准
注入或提取连接PLLF引脚上的外部滤波器费（见
图17）。过滤元件的值进行了详细的科“DC
特性“ 。
VCO的块是压控振荡器的电压V控制
REF
亲
由电荷泵缩小一次。它产生一个方波信号： PLL时钟。该
CK_PLL的频率由下式定义的follwing式：
F
CK_PLL
= F
CK_XTAL1
* （R + 1）/（ N + 1）
图16 。
PLL框图和符号
PLLF
Up
PFLD
下
PLOCK
PLLCON.0
PLLCON.1
PLLEN
N分频器
CK_XTAL1
N3:0
卫生防护中心
V
REF
VCO
CK_PLL
R分频器
R3:0
图17 。
PLL筛选值
PLLF
1,8
KΩ
33 pF的
150 pF的
VSS
VSS
PLL编程
该PLL必须被编程为96兆赫的频率由PLLCON的装置和工作
PLLDIV寄存器。一旦PLL使能时，固件必须等待该锁位
状态，以确保PLL就绪。
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AT83R5122 ， AT8xC5122 / 23
4202F–SCR–07/2008
