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CS2000-CP
8.7.2
AUX PLL锁定输出配置（ AuxLockCfg ）
当AUX_OUT引脚被配置为一个锁定指示器（ AuxOutSrc [1： 0] = 11 ）时，该位配置
AUX_OUT司机要么推挽或开漏。这也决定了锁定信号的极性。如果
AUX_OUT被配置为一个时钟输出，该位的状态将被忽略。
AuxLockCfg
0
1
应用：
AUX_OUT驱动程序配置
推挽式，高电平有效（输出“高”的解锁条件， “低”为锁定状态） 。
漏极开路，低电平有效（输出“低”的解锁条件，高-Z为锁定状态） 。
第23页的“辅助输出”
注意：
AUX_OUT是
开锁
指示器，信号错误条件时， PLL解锁。 There-
前，销极性被定义为与所述
开锁
条件。
8.7.3
参考时钟输入分频器（ RefClkDiv [ 1 ： 0 ] ）
选择输入分频器，用于定时基准时钟。
RefClkDiv [1 ：0]的
00
01
10
11
应用：
参考时钟输入分频器
÷ 4.
÷ 2.
÷ 1.
版权所有。
第14页的“内部定时参考时钟分频器”
REF_CLK频率范围
32兆赫至56兆赫（ 50 MHz的XTI ）
16 MHz至28 MHz的
8 MHz到14 MHz的
8.8
功能配置2 （地址17H）
6
版权所有
5
版权所有
4
ClkOutUnl
3
LFRatioCfg
2
版权所有
1
版权所有
0
版权所有
7
版权所有
8.8.1
启用PLL时钟上的开锁输出（ ClkOutUnl ）
限定在PLL PLL输出的状态解除锁定状态。
ClkOutUnl
0
1
应用：
时钟输出使能状态
时钟输出为“低”时， PLL解锁。
时钟输出始终处于启用状态（导致不可预知的输出，当PLL解锁） 。
“PLL时钟输出”第23页
8.8.2
低频率比配置（ LFRatioCfg ）
确定如何动态比基于时解释当前索引的32位用户定义的比率
混合的PLL模式被选择（手动或自动，见
第21页上的第5.3.5节） 。
LFRatioCfg
0
1
应用：
当输入时钟源是CLK_IN比位编码解读
20.12 - 高乘数。
12.20 - 精度高。
第19页上的“用户定义的比例（路德） ，混合型PLL模式”
注意：
当选择了静态基于比频率合成模式（手动或自动
matically ） ，当前索引的用户定义的比率将一直被解释成一个12.20固定点值
不管该位的状态。
32
DS761F1
