CHRONTEL
CH7004C
用于锁存并处理输入像素数据的时钟和定时信号是依赖于时钟模式。
该CH7004可以操作为主进行操作（在CH7004产生一个或者返回一个像素频率
相位对齐像素时钟或直接用于锁存数据） ，或从模式（图形芯片产生的像素时钟） 。
像素时钟频率将根据活动图像的大小（例如， 640×480或800×600）改变，所需要的
输出格式（NTSC或PAL ）和缩放所需的量。像素时钟可以要求为1X，2X ，
或3倍的像素数据速率（需100MHz的频率限制） 。在1X像素时钟的CH7004的情况下
将自动使用两个时钟沿，如果一个复用的数据格式被选择。
同步信号：
水平和垂直同步信号将通常由VGA控制器被提供，但也可以是
选择要由CH7004产生。在CCIR656风格的输入（ IDF = 1或9 ） ，嵌入式也可能同步的情况下，
被使用。 （在每种情况下，水平同步信号的周期应等于像素时钟的持续时间，时间的
的的第一个值（总像素/行x行总数/帧）列
表17
第32页（显示模式
注册OOH的描述） 。水平同步的前缘被用来确定每行的开始。该
垂直同步信号必须能够在被设置为第二值（总像素/行×总线/帧）
列
表17
第32页） 。
主时钟模式：
的CH7004生成（在P- OUT脚输出）的时钟信号，该信号将被使用的
VGA控制器作为频率基准。 VGA控制器然后将生成的时钟信号，该信号将被输入
通过XCLK输入。这个呼入信号将被用于锁存（用和解复用，如果需要的话）的输入数据。该
XCLK输入时钟速率必须与输入数据速率相匹配，以及P- OUT时钟，还可以要求为1X，2X或3X
象素的数据速率。作为一种替代方法中，P- OUT时钟信号也可以用作输入时钟信号（接
直接向XCLK输入）来锁存输入数据。如果此模式的情况下，输入的数据必须满足设置和
保持时间相对于该XCLK输入（与仅内部调整为XCLK的极性） 。
从时钟模式：
VGA控制器将产生一个时钟，该时钟将被输入到该XCLK销（没有时钟信号
将在P- OUT引脚输出） 。这个信号必须与输入数据速率相匹配，必须发生在1X，2X或3X像素
数据速率，并且将用来锁存（和去复用（如果需要） ）接收的数据。另外，在图形芯片发送
返回到TV编码器的水平和垂直定时信号和像素数据，其每一个必须满足的
指定的建立和保持时间相对于所述像素时钟。
像素数据：
有源像素数据将有望在后复用率后，一个可编程的像素数倍
领先水平同步的边缘。换言之，指定水平后沿的值（作为像素计数），加
水平同步宽度将决定当芯片将开始采样像素。
非复用模式
在所示的15/16位方式
图4中，
象素数据总线表示一个15/16位非多路复用的数据流，
它包含RGB或YCrCb的格式的数据。当在RGB模式下运行，每次15位/ 16位的pn值会
包含编码或者5-6-5或5-5-5格式的完整像素。当在YCrCb的模式下操作，每个16位的Pn
字将包含一个8位Y（亮度）的高8位值，并且在一个8位C （色差）值
低8位。色差将在亮度数据的一半数据速率进行传输，与序列 -
被设置为Cb的后跟的Cr 。在Cb和Cr数据将共同与选址与Cb的值传送的Y值，
与该数据序列描述了在
表3中。
第一有源像素的水平方向的后缘之后的SAV像素
同步，在SAV是总线控制寄存器。
201-0000-024 2.1版本， 99年8月2日
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