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注册240PIN DDR2 SDRAM DIMM内存模块
（ DDR2-667 & DDR2-800 ）
参数
从CK / CK DQ输出访问时间
从CK / CK DQS输出访问时间
CK高电平宽度
CK低电平宽度
CK半期
时钟周期，CL = X
DQ和DM输入建立时间
（差分DQS ）
DQ和DM输入保持时间
（差分DQS ）
控制&地址输入脉冲宽度为每个输入
DQ和DM输入脉冲宽度为每个输入
从CK / CK数据输出高阻抗的时间
从CK / CK DQS低阻抗时间
从CK / CK DQ低阻抗时间
DQS -DQ歪斜的DQS和相关DQ信号
DQ举行倾斜因子
从DQS DQ / DQS输出保持时间
第一DQS闭锁过渡到相关的时钟
EDGE
DQS输入高电平脉冲宽度
DQS输入低脉冲宽度
DQS下降沿到CK建立时间
DQS从CK下降沿保持时间
模式寄存器设置命令周期时间
写序言
写后同步
自动刷新主动/自动刷新命令
期
行有效至行主动延迟为1KB的页面大小
地址和控制输入建立时间
地址和控制输入保持时间
阅读序言
阅读后同步
激活到预充电命令
积极为1KB的页面大小活动的命令期
制品
行有效至行主动延迟为2KB页大小
四个活动窗口为1KB的页面尺寸产品
四激活窗口为2KB页大小
CAS到CAS命令延迟
写恢复时间
自动预充电写恢复+预充电时间
内部写读命令延迟
内部读取到预充电命令延迟
符号
TAC
tDQSCK
总胆固醇
TCL
THP
TCK
TDS
TDH
tIPW
tDIPW
太赫兹
TLZ （ DQS ）
TLZ （DQ）
TDQSQ
TQHS
tQH
tDQSS
tDQSH
tDQSL
TDSS
tDSH
超过tMRD
tWPRE
tWPST
tRFC
TRRD
TIS
TIH
tRPRE
tRPST
tRAS的
TRRD
TRRD
tFAW
tFAW
TCCD
tWR的
tDAL
Twtr
tRTP
DDR2-667
民
-450
-400
0.45
0.45
分（ TCL ，
TCH）
3000
100
175
0.6
0.35
-
TAC分钟
2 * TAC分钟
-
-
THP - TQHS
- 0.25
0.35
0.35
0.2
0.2
2
0.35
0.4
127.5
7.5
200
275
0.9
0.4
45
7.5
10
37.5
50
2
15
WR + tRP的
7.5
7.5
-
-
-
最大
+450
+400
0.55
0.55
-
8000
-
-
-
-
TAC最大
TAC最大
TAC最大
240
340
-
+ 0.25
-
-
-
-
-
-
0.6
-
-
-
-
1.1
0.6
70000
-
-
-
-
民
-400
-350
0.45
0.45
分（ TCL ，
TCH）
2500
50
125
0.6
0.35
-
TAC分钟
2 * TAC分钟
-
-
THP - TQHS
- 0.25
0.35
0.35
0.2
0.2
2
0.35
0.4
127.5
7.5
175
250
0.9
0.4
45
7.5
10
35
50
2
15
WR + tRP的
7.5
7.5
-
-
-
-
-
-
-
TAC最大
TAC最大
TAC最大
200
300
-
+ 0.25
-
-
-
-
-
-
0.6
-
-
-
-
1.1
0.6
70000
-
-
-
-
DDR2-800
最大
+400
+350
0.55
0.55
-
单位
ps
ps
TCK
TCK
ps
ps
ps
ps
TCK
TCK
ps
ps
ps
ps
ps
ps
TCK
TCK
TCK
TCK
TCK
TCK
TCK
TCK
ns
ns
ps
ps
TCK
TCK
ns
ns
ns
ns
ns
TCK
ns
TCK
ns
ns
1
1
记
修订版0.2 / 2008年9月
20
