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表31 。
信号名称
{ } ADEN
复
信号（S）
BHE
PIO34
复位配置引脚（ Pinstraps ）
1
描述
地址启用：
如果{ } ADEN保持高或悬空时上电复位时，
在AD总线（ AD15 - AD0 ）的地址部分启用或LCS期间禁用， UCS ，或
基于软件如何配置其他内存总线周期
DA位设置
。在
这种情况下，存储器地址被访问的A19 - A0引脚。有一个弱
{上} ADEN内部上拉电阻，无需外部上拉是必需的。这种模式的
运行降低了功耗。
如果{ } ADEN保持在低功耗上电复位时， AD总线驱动两个地址和数据，
不管如何的软件配置DA位的设置。
CPU PLL模式选择1
决定了PLL模式为系统时钟源。
CPU PLL模式选择2
被采样复位的上升沿，并确定了PLL
模式为系统时钟源。该引脚具有内部上拉电阻处于活动状态
仅在复位。但是也有一些由值选定四个CPU PLL模式
{ CLKSEL1 }和{ CLKSEL2 }如表32。 （关于时钟的详情，请参阅“时钟
产生和控制“第40页）
{CLKSEL1}
HLDA
{CLKSEL2}
[PCS4]
PIO3
表32 。
{CLKSEL1}
1
1
0
0
{ ONCE }
UCS
{CLKSEL2}
1
0
1
0
CPU PLL模式
CPU PLL模式
2X ， CPU PLL使能（默认）
4X ， CPU PLL启用
1X ， CPU PLL启用
PLL旁路
{UCSX8}
[MCS0]
PIO4
PCS1
PIO14
PCS0
PIO13
{USBSEL2}
{USBSEL1}
ONCE模式请求
保持低的地方Am186CC微控制器为ONCE
模式。否则，控制器正常运行。在ONCE模式下，所有的管脚都三
声明并保持该状态，直到随后的复位发生。为了保证
控制器不会在不经意间进入ONCE模式， { ONCE }都有内部弱上拉
电阻器，只有在复位是有效的。复位结束ONCE模式应该是长
作为一个上电复位，以便PLL稳定。
高端内存芯片选择， 8位总线
保持低配置上的片选
区域为一个8位的总线尺寸。该引脚有一个上拉电阻，只有在复位期间处于活动状态，
因此不需要外部上拉电阻是需要的总线设置为16位模式。
USB时钟模式选择1-2
选择USB PLL工作模式。该引脚有
内部上拉，只有在复位期间处于活动状态。该USB PLL可以在一个操作
三种模式。采用晶体和内部USB振荡器或外部振荡器的
USB PLL可以输出4倍或2倍的输入频率。该USB PLL也可以禁用
和USB外设控制器可从CPU的PLL ，它是接收它的时钟
默认模式。该引脚编码如表33 （关于时钟查看详情
第40页上的“时钟发生器与控制” ）
表33. USB PLL模式
{USBSEL1}
1
1
0
0
{ USBXCVR }
S0
{USBSEL2}
1
0
1
0
USB PLL模式
使用系统时钟（ CPU后， PLL模式
选择） ， USB PLL禁用（默认）
4X ， USB PLL使能
2个， USB PLL使能
版权所有
USB外置收发器启用
保持低禁用内部USB收发器
并能根据需要挂接外部收发器的引脚。该引脚有一个上拉
电阻器是活动仅在复位，因此无需外部上拉，只要需要的用户
确保该输入是在一个上电复位不驱动为低电平。
注意事项：
1. pinstrap用于启用或在外部复位禁用基于引脚的状态特征。该pinstrap必须
在理想的状态为RES的无效后至少4.5个时钟周期举行。该pinstraps被采样在外部
只有复位（ RES时被置位） ，而不是在一个内部看门狗定时器产生复位。
A-10
Am186 CC通信控制器数据表
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