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3.3V和5.0V pASIC 2 FPGA
结合速度，密度，低成本和灵活性
版本C
pASIC 2
亮点
QL2003
最终的Verilog / VHDL芯片解决方案
- 富足，高速互连消除了手工布线
- 灵活的逻辑单元提供了高效率
和
性能
- 设计工具产生快速，高效的Verilog / VHDL综合
速度，密度，低成本和灵活性于一体的设备
… 3,000
可用ASIC逻辑门，
118 I / O引脚
-16位计数器速度超过200 MHz的
-3000可用ASIC逻辑门， 5000使用的PLD门， 118个I / O
-3-层金属ViaLink
过程对于小芯片尺寸
-100 ％路由和引脚维护
3
pASIC 2
先进的逻辑单元和I / O能力
在一个单一的逻辑单元复形函数（最多16个输入）
从逻辑单元片段 - 高门综合利用率
- 完整的IEEE标准的JTAG边界扫描功能
-Individually控制输入/反馈寄存器和操作环境的所有I / O引脚
其他重要的家庭特点
-3.3V和5.0V操作与低待机功耗
-I / O不同设备之间在相同的封装引脚兼容性
-pci兼容（在5.0V ） ，全速33 MHz的实现
由安全保险丝提供 - 高安全性设计
QL2003
框图
192
逻辑
细胞
3-5
