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OMAP- L138低功耗应用处理器
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SPRS586A - 2009年6月 - 修订2009年8月
有关ARM9更完整的细节，请参考ARM926EJ -S技术参考手册，提供
在http://www.arm.com
3.4.2
CP15
的ARM926EJ-S系统控制协处理器（ CP15 ） ，用于配置和控制指令，并
数据高速缓存，存储器管理单元（ MMU）和其他ARM子系统的功能。该CP15寄存器
使用MRC和MCR ARM指令， ARM在特权模式下，例如，当被编程
主管或系统模式。
3.4.3
MMU
单一套存储在主存储器2级页表是用于控制地址转换，
权限检查和内存区域的属性数据和指令访问。 MMU的使用
一个统一的转换后备缓冲器（ TLB）来缓存中的页表中的信息。该
MMU的特点是：
标准的ARM架构V4和V5 MMU映射大小，域和访问保护方案。
测绘的大小为：
- 1MB （部分）
- 64KB （大页）
- 4KB （小页）
- 1KB （微页）
大页面和小页面的访问权限可以分别指定每个季度
页面（子页面的权限）
硬件页表走
无效整个TLB ，采用CP15寄存器8
无效TLB项中， MVA选择，使用CP15寄存器8
锁定的TLB项中，使用CP15寄存器10
3.4.4
高速缓存和写缓冲
指令高速缓存的大小是16KB，数据高速缓存是16KB 。此外，该高速缓存具有以下
产品特点：
虚拟索引，虚拟标记，并利用经过修改后的虚拟地址寻址（ MVA）的
四路组相联的，以每行8字的高速缓存线的长度（每行32个字节）中，用
两脏位的数据Cache
DCACHE支持直写和回写（或复制回）高速缓存操作，通过内存选择
使用中的MMU转换表的C和B位区域
关键的字先缓存再填充
缓存上锁寄存器使能控制哪些高速缓存的方式用于分配上线填充，
两个锁定提供了一种机制，以及控制缓存损坏
DCACHE存储物理地址标记（PA TAG）对应于每个TAG数据Cache项
RAM用于高速缓存行中使用写挫折，除了存储在所述虚拟地址的TAG
TAG RAM 。这意味着，与MMU不参与数据Cache的写回操作，除去
证的可能性射门相关的写回地址。
缓存维护操作提供了有效的失效，整个数据Cache或ICACHE ，地区
的数据Cache或ICACHE ，和虚拟内存的区域。
用于所有的写缓冲器写入到noncachable缓冲的区域中，通过写区域和写
射门到回写区域。一个单独的缓冲区中的数据Cache合并持有回写的
高速缓存行驱逐或清洗脏的高速缓存行。主写缓冲区具有16字的数据缓冲器和一个
四地址缓冲器。该数据Cache回写有八个数据字的条目和一个地址表项。
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