CY7C1422JV18 ， CY7C1429JV18
CY7C1423JV18 ， CY7C1424JV18
在DDR -II SRAM上电顺序
DDR -II SRAM的必须启动并在初始化
prede网络斯内德的方式，以防止理解过程把网络定义操作。
DLL约束
■
■
■
DLL使用K时钟作为其同步输入。输入必须
具有低的相位抖动，它被指定为t
KC功
.
DLL函数，频率为120 MHz 。
如果输入时钟不稳定和DLL被使能，则
DLL可能会锁定到不正确的频率，导致不稳定
SRAM的行为。为了避免这种情况， provide1024周期稳定的时钟
重新锁定到所需的时钟频率。
上电顺序
■
通电并将DOFF置为高电平或低电平（所有其他
输入可以是高或低） 。
适用于V
DD
前V
DDQ
.
适用于V
DDQ
前V
REF
或同时为V
REF
.
DOFF置为高电平。
1024提供稳定DOFF （高电平） ，电源和时钟（K ， K）
周期来锁定该DLL。
■
图3.上电波形
~
~
K
K
~
~
不稳定的时钟
> 1024稳定的时钟
正常启动
手术
时钟启动
（钟
之后开始
V
DD
/ V
DDQ稳定）
V
DD
/ V
DDQ
DOFF
V
DD
/ V
DDQ稳定（每50ns的< +/- 0.1V DC）
解决高（或绑定到VDDQ ）
文件编号： 001-44699修订版* B
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