AD5762R
时序图
t
1
SCLK
1
2
24
t
6
t
4
SYNC
t
3
t
2
t
5
t
7
SDIN
DB23
t
8
DB0
t
10
LDAC
t
9
t
10
t
18
VOUTA /
VOUTB
t
12
t
11
LDAC = 0
t
12
VOUTA /
VOUTB
t
17
CLR
t
13
t
14
07248-002
VOUTA /
VOUTB
图2.串行接口时序图
t
1
SCLK
24
48
t
6
t
4
SYNC
t
3
t
2
t
5
t
16
t
7
SDIN
DB23
t
8
DB0
DB23
DB0
输入单词DAC
SDO
t
15
DB23
输入单词DAC N - 1
DB0
未定义
LDAC
输入单词DAC
t
9
t
10
07248-003
图3.菊花链时序图
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