AD5762R
参见图41为DAC负载的简化框图
电路。
产量
I / V放大器
REFA ， REFB
16-BIT
DAC
VOUTX
用于AD5762R的输出电压表达式由下式给出
D
V
OUT
=
2
×
V
REFIN
+
4
×
V
REFIN
65,536
其中：
D
是载入DAC代码的十进制等效值。
V
REFIN
是施加在REFA ， REFB引脚的参考电压。
LDAC
DAC
注册
异步清零（ CLR ）
输入
注册
SDO
图41.简化的输入加载电路串行接口
对于一个DAC通道
传输功能
表7和表8示出了理想的输入代码的输出电压
两个关系偏移二进制数据编码和三三两两
补充数据的编码，分别。
表7.理想的输出电压为输入码的关系，偏移二进制数据编码
数字输入
最高位
1111
1000
1000
0111
0000
1111
0000
0000
1111
0000
1111
0000
0000
1111
0000
最低位
1111
0001
0000
1111
0000
模拟输出
V
OUT
+2 V
REFIN
× (32,767/32,768)
+2 V
REFIN
× (1/32,768)
0V
2
V
REFIN
× (1/32,768)
2
V
REFIN
× (32,767/32,768)
表8.理想的输出电压为输入码的关系，二进制补码数据编码
数字输入
最高位
0111
0000
0000
1111
1000
1111
0000
0000
1111
0000
1111
0000
0000
1111
0000
最低位
1111
0001
0000
1111
0000
模拟输出
V
OUT
+2 V
REFIN
× (32,767/32,768)
+2 V
REFIN
× (1/32,768)
0V
2
V
REFIN
× (1/32,768)
2
V
REFIN
× (32,767/32,768)
07248-062
SCLK
SYNC
SDIN
接口
逻辑
CLR是一个下降沿触发明确表示，允许输出
被清为0 V（二进制补码编码）或负
满量程（偏移二进制编码） 。有必要保持CLR的低
供的最小时间量（参见图2）的操作
来完成。当CLR信号变回高电平时，输出
保持在清零值，直到新的值被编程。如果
CLR是为0V ，在上电时，所有DAC输出与更新后
明确的价值。一个明显的，也可以通过软件发起的
写0x04XXXX的命令到AD5762R 。
第0版|第23页32
