ADC0819
功能说明
1.0数字接口
该ADC0819使用五种输入/输出引脚实现
串行接口。以片选（ CS ）低使I / O
数据线（DO和DI）和串行时钟输入（S
CLK
） 。该
上一次的转换的结果由A / D转换所发送的
DO线，同时在DI线接收地址
数据，其选择为下一个转换的多路转换器通道。该
多路复用器地址被移位在S上的上升沿
CLK
和
转换数据被移出下降沿。它采用8
S
CLK
周期来完成串行I / O 。第二个时钟（ φ
2
)
控制特区在转换过程中，必须
不断启用。
1.1连续S
CLK
用连续的S
CLK
输入CS必须用于同步
该串行数据交换（图
1).
在ADC0819 recog-
nizes一个有效的CS一至三个
φ
2
后的实际时钟周期
CS下降沿边缘。实现此方法以确保噪音im-
社区的CS信号。在CS不到任何毛刺
φ
2
时钟周期将被忽略。 CS必须在保持低
完整的I / O交换这需要8个S
CLK
周期。 AL-
虽然CS不立即应答为目的
的开始一个新的转换， CS被立即的下降沿
ately使DO输出先前的MSB （ D7 ）
转换。
第一S
CLK
上升沿将在安装后进行确认
时间（t
建立
）已经从CS的下降沿过去。这和
以下七个S
CLK
上升沿将在信道切换
处理的模拟多路转换器。由于有19个信
内尔斯只有5个地址位都使用。第一5S管理
CLK
时钟的周期在MUX地址，接下来的三个S中
CLK
周期的模拟输入被选择并取样。在这
多路地址/采样周期，从上次转换数据
还同步输出DO 。由于D7被同步输出
CS仅数据位D6 -D0的下降沿保持要被接收。
S的以下七个下降沿
CLK
移出该数据
在做的。
第八届S
CLK
下降沿启动的A / D的开始
>actual转换过程26和32在它们之间采取
φ
2
周期（T
C
） 。在此期间， CS可以去高TRI- STATE
DO和禁用了S
CLK
输入或它可以保持较低。如果是CS
保持低一个新的I / O交换才会启动转换
序列已完成，然而一旦转换
结束串行I / O将立即开始。由于存在一个上午
biguity的转换时间（T
C
）在同步数据
交换是不可能的。因此CS应该去之前高
26日
φ
2
时钟elasped和第32回后低
φ
2
同步串行通信。
A转换或I / O操作可以在任何时候通过中止
选通CS 。当CS为高电平或低电平小于一
φ
2
时钟它将
由A / D转换被忽略。如果CS被选通为高或低的
1至3个
φ
2
钟表的A / D转换可能会或可能不会响应。因此
CS必须被选通高或低大于3
φ
2
时钟
确保认可。如果转换或I / O交换被中止
而在处理由此产生的数据输出将是错误的
直到一个完整的转换过程已经implement-
ED 。
1.2间断S
CLK
另一种方式来完成同步串行通信
化就是要不断配合CS为低电平且禁用S
CLK
第8次后，
下降沿（图
2).
S
CLK
必须保持低电平至少32
φ
2
钟，以确保A / D转换已完成转换。
若S
CLK
被使能更快，同步对数据输出
溶解氧是不可能的，因为转换的信号从所述的端部
A / D不可用，实际转换时间不
众所周知的。在CS为低电平时，转换时间（ 32
φ
2
MAX ）
DO会高或低S的第八个下降沿后
CLK
直到
转换完成。一旦转换是通过
DO将传送的MSB。该数据的其余部分将被转移
出一次S
CLK
被使能，如前所述。
928716
图1 。
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9287第2版修订版4
10
打印日期/时间： 2009年8月26日15时48分51秒
