电气规格
出于测试目的，建议，但不是必需的，以路由TEST3和
通过地面TEST4引脚参考55 Ω的痕迹结束了，通过这是近一个
通过GND和通过示波器的连接访问。
3.6
FSB频率选择信号（ BSEL [ 2 ： 0 ] ）
的BSEL [2：0 ]信号被用来选择处理器输入时钟的频率
（BCLK [1： 0]）。这些信号应连接到时钟芯片和英特尔945GM /
GT / GMS / PM和940GML高速芯片组家族的平台。该编码BSEL
对于BCLK [ 1：0]表示在
表3中。
表3中。
BSEL [2：0 ]编码为BCLK的频率
BSEL[2]
L
L
L
L
BSEL[1]
L
L
H
H
BSEL[0]
L
H
L
H
BCLK
频率
版权所有
133兆赫
版权所有
166兆赫
3.7
FSB信号灯组
为了简化下面的讨论中，外频信号已经被组合成
集团由缓冲区类型。 AGTL +输入信号具有差动输入缓冲器，它使用
GTLREF作为参考电平。在本文档中，术语"AGTL + Input"指
AGTL +输入组以及AGTL + I / O的接收时基。同样， "AGTL +
Output"指AGTL +输出组以及AGTL + I / O基团时
驾驶。
用源同步数据总线的实现附带需要指定
两组定时参数。一组是共同的时钟信号，这是
依赖于BCLK0的ADS ＃ ， HIT ＃ ， HITM ＃ ，等等）和所述第二上升沿
集是用于在源同步信号，这是相对于它们各自的选通
线（数据和地址）以及BCLK0的上升沿。台异步信号
仍然存在（ A20M ＃ ， IGNNE ＃等），并且可以在任何时候被激活
时钟周期。
表4
识别哪些信号是共同的时钟，源同步，
和异步。
26
数据表
