CY2308
引脚配置
图1.引脚图 - 16引脚SOIC （顶视图）
REF
CLKA1
CLKA2
V
DD
GND
CLKB1
CLKB2
S2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
FBK
CLKA4
CLKA3
V
DD
GND
CLKB4
CLKB3
S1
表1.引脚定义 - 16引脚SOIC
针
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
REF
[1]
CLKA1
[2]
CLKA2
[2]
V
DD
GND
CLKB1
[2]
CLKB2
[2]
S2
[3]
S1
[3]
CLKB3
[2]
CLKB4
[2]
GND
V
DD
CLKA3
[2]
CLKA4
[2]
FBK
信号
时钟输出， A银行
时钟输出， A银行
3.3V电源
地
时钟输出， B银行
时钟输出， B银行
选择输入， 2位
选择输入， 1位
时钟输出， B银行
时钟输出， B银行
地
3.3V电源
时钟输出， A银行
时钟输出， A银行
PLL反馈输入
描述
输入参考频率，可承受5V输入
选择输入解码
S2
0
0
1
1
S1
0
1
0
1
时钟A1A4
三州
驱动的
驱动的
[4]
驱动的
时钟B1B4
三州
三州
驱动的
[4]
驱动的
输出源
PLL
PLL
参考
PLL
PLL关闭
Y
N
Y
N
笔记
1.弱上拉了下来。
2.弱上拉下来的所有输出。
3.弱上拉跌宕这些输入。
4.输出倒在2308-2和2308-3旁路模式时， S2 = 1， S1 = 0 。
文件编号： 38-07146牧师* H
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