ATA5723/ATA5724/ATA5728
图9-3 。
数据时钟消失了，因为一个逻辑错误的
数据
逻辑错误（曼彻斯特编码违例）
'1'
DEM_OUT
'1'
'1'
'0'
'1'
'1'
'?'
'0'
'0'
'1'
'0'
将data_out （ DATA）的
DATA_CLK
接收模式，
数据时钟控制
逻辑活跃
接收模式，
位校验活跃
图9-4 。
数据时钟输出成功后位检查
数据
位检查确定
'1'
DEM_OUT
'1'
'1'
'1'
'1'
'0'
'1'
'1'
'0'
'1'
'0'
将data_out （ DATA）的
DATA_CLK
接收模式，
位校验活跃
开始位
接收模式，
数据时钟控制
逻辑活跃
数据时钟的延迟的计算方法如下：吨
延迟
= t
Delay1
+ t
Delay2
t
Delay1
是内部信号数据输出和数据输入之间的延迟。对于上升沿，叔
Delay1
依赖于容性负载C
L
引脚数据与外部上拉电阻R
PUP
。对于
下降沿，叔
Delay1
另外取决于外部电压V
X
（见
图9-5 ，图9-6
第22页
和
图13-2第30页） 。
当数据输入的电平等于电平
数据输出，数据时钟后的附加延迟吨发出
Delay2
.
需要注意的是，在针数据容性负载是有限的。如果在最大耐受容性负载
针数据超过，数据时钟消失（见
第14章“数据接口”第32页） 。
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9106E–RKE–07/08
