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HMT164U6BFR6C
HMT112U6(7)BFR8C
HMT125U6(7)BFR8C
2.2输入/输出功能描述
符号
CK0–CK1
CK0–CK1
TYPE
极性
迪FF erential
路口
功能
CK和CK是差分时钟输入。所有DDR3 SDRAM地址/ CNTL
输入的采样上的CK和负的正边缘的交叉
CK的边缘。输出（读取）数据参考CK和CK的交叉
（两个交叉的方向） 。
激活SDRAM CK信号为高电平时，并停用CK信号
当低。通过取消激活时钟， CKE低启动关机
模式，或在自刷新模式。
使相关的SDRAM命令时低，禁用解码器
命令解码器时高。当指令译码器是显示
体健，新的命令将被忽略，但以前的行动仍在继续。这
信号为具有多个等级系统外部等级的选择。
RAS ，CAS和WE （
沿
同
SSTL
CKE0–CKE1
SSTL
高电平有效
S0–S1
SSTL
低电平有效
RAS ， CAS ， WE
ODT0–ODT1
V
REF
DQ
V
REF
CA
V
DD
Q
BA0–BA2
SSTL
SSTL
供应
供应
供应
SSTL
低电平有效
高电平有效
S）定义所输入的命令。
当高，端接电阻启用所有DQ ， DQS ， DQS和DM
销，假设这个函数在模式寄存器1 （ MR1 ）被启用。
参考电压SSTL15 I / O输入。
参考电压为SSTL 15的命令/地址输入。
电源为DDR3 SDRAM输出缓冲器提供改进
抗干扰能力。对于目前所有的DDR3无缓冲DIMM的设计，V
DD
Q
共享同一个电源层与V
DD
销。
—
其中8 SDRAM银行被激活选择。
在一个银行激活指令周期，地址输入定义的行
地址（ RA0 - RA15 ） 。
在读或写命令的周期，地址输入定义列
地址。除了列地址，接入点用于调用autopre-
充电操作在突发读或写周期的结束。如果AP处于高，
autoprecharge选择和BA0 ， BA1 ， BA2定义银行是预
收取。如果AP低， autoprecharge被禁用。在一预充电的COM
命令周期，接入点用于与BA0 ， BA1 ， BA2 ，以控制相结合而
银行（县）预充电。如果AP高，所有银行都将被预充电无关
的BA0 ， BA1和BA2的状态。如果AP处于低， BA0 ， BA1和BA2用于
定义哪些银行预充电。 A12 （BC ）阅读过程中进行采样，并
写命令，以确定是否爆裂斩（上即时）将per-
形成（ HIGH ，不爆裂斩; LOW ，爆裂斩） 。
数据和校验位输入/输出引脚。
DM为输入掩码信号为写入数据。输入数据被屏蔽时的DM
在一个写访问被采样到高暗合了输入数据。 DM
被采样的DQS的两个边缘。虽然DM引脚是唯一的输入，在DM
装载匹配DQ和DQS装载。
电源线和地线的DDR3 SDRAM的输入缓冲器，以及核心逻辑。 V
DD
和V
DD
Q引脚连接到V
DD
/V
DD
Q平面上的这些模块。
A0–A13
SSTL
—
DQ0–DQ63,
CB0–CB7
SSTL
—
DM0–DM8
SSTL
高电平有效
V
DD
, V
SS
供应
修订版0.1 / 2009年4月
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