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U6264B
标准的8K ×8 SRAM
特点
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8192 ×8位CMOS静态RAM
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70 ns的访问时间
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常见的数据输入和
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描述
的U6264B是一个静态RAM的制造
采用CMOS工艺factured
技术具有以下ope-
评价方式：
- 阅读
- 待机
- 写
- 数据保留
存储器阵列的基础上的
6晶体管单元。
该电路是由活化的崛起
素E2（ E1处= L）或下降沿的边沿
E1的边缘（在E 2 = H）。该
地址和控制输入端开路
同时。根据本
W和G中，数据的信息
输入或输出，是活动的。在一个
读周期，数据输出
由G的下降沿激活，
事后的数据字读会
可在输出DQ0 -
DQ7 。地址变更后，
数据输出变成高阻态，直到
新读出的信息是可用的。
数据输出没有首选
状态。如果存储器是由驱动
CMOS电平的有效状态，
并且如果存在的没有变化
地址，数据输入和控制
信号W或G ，操作电流
租金（在我
O
= 0 mA）的下降到
在工作电流的值
待机模式。 Read周期
由E2或下降沿完成
W或通过E1的上升沿
分别。
数据保存期限保证下
2五除E2的，所有
输入包括NOR门，所以
没有上拉/下拉电阻
是必需的。这门电路
可以实现低功耗
通过激活待机要求
与TTL电平也。
如果电路是由灭活
E2 = L时，待机电流（ TTL）的
下降到150
A
典型值。
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输出
三态输出
典型值。工作电源电流
70纳秒： 10毫安
＆ LT ; 2
A
在T
a
≤
70 °C
数据保持电流为2 V ：
＆ LT ; 1
A
在T
a
≤
70 °C
TTL / CMOS兼容
自动降低功率
耗散在漫长读取或写入
周期
电源电压为5 V
工作温度范围：
0到70
°C
-40到85
°C
-40至125℃的
QS 9000质量标准
ESD保护> 2000伏
（ MIL STD 883C M3015.7 ）
闭锁抗扰度> 100毫安
封装： PDIP28 （ 600万）
SOP28 （ 330万）
引脚配置
引脚说明
北卡罗来纳州
A12
A7
A6
A5
A4
A3
A2
A1
A0
DQ0
DQ1
DQ2
VSS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
信号名称
VCC
W（ WE）
E2 （ CE2 ）
A8
A9
A11
G（ OE ）
A10
E1 （ CE1 ）
DQ7
DQ6
DQ5
DQ4
DQ3
信号说明
地址输入
IN / OUT数据
芯片使能1
芯片使能2
OUTPUT ENABLE
写使能
电源电压
地
没有连接
A0 - A12
DQ0 - DQ7
E1
E2
G
W
VCC
VSS
北卡罗来纳州
PDIP
22
SOP
21
20
19
18
17
16
15
顶视图
2004年4月20日
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