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第1章引言
- ICG中的控制位决定其源极连接。
FFE是ICG内部产生的控制信号。如果ICGOUT > 4频
×
频率
ICGERCLK的，这个信号是一个逻辑1，网络连接固定的频率时钟将为ICGERCLK / 2 。
否则，连接固定的频率时钟将为BUSCLK 。
ICGLCLK - 开发工具可以选择这个内部自时钟源（ 8 MHz）的加速
在系统总线时钟慢BDC通信。
ICGERCLK - 外部参考时钟可以被选择为实时中断的时钟源。
也可以用作ALTCLK输入到ADC模块。
MC9S08AC16系列数据手册，第8
飞思卡尔半导体公司
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