KAD5512P
打盹模式必须通过执行以下进入
序列：
顺序
1
2
3
4
注册
0x10
0x25
0x10
0x25
价值
0x01
0x02
0x02
0x02
通过SPI控制，如表11所示。这
寄存器不被软复位改变。
表11.时钟分频器选择
价值
000
001
010
100
0x72[2:0]
时钟分频器
引脚控制
除以1
除以2
除以4
返回到正常操作如下：
顺序
1
2
3
4
注册
0x10
0x25
0x10
0x25
价值
0x01
0x01
0x02
0x01
地址长转移0x73 ： OUTPUT_MODE_A
该output_mode_A寄存器控制物理输出
的数据，以及该逻辑编码的格式。该
KAD5512P可以在两个物理格式呈现输出数据：
LVDS或LVCMOS 。此外，在LVDS驱动力
模式可以被设置为高（ 3毫安）或低（ 2毫安） 。默认情况下，
三电平OUTMODE引脚选择的模式和驱动电平
（参见“数字输出”第19页） 。这个功能可以
被覆盖并控制通过SPI ，如图
表12 。
数据可以被编码在三种可能的格式： 2的
补充，格雷码或偏移二进制。默认情况下，
三电平指定outfmt引脚选择的数据格式（参照“数据
格式“第20页） 。此功能可以覆盖
并通过SPI控制，如表13所示。
该寄存器没有被软复位改变。
表12.输出模式下控制
价值
000
001
0x93[7:5]
引脚控制
LVDS 2毫安
LVDS 3毫安
LVCMOS
全球设备配置/控制
地址0X71 ： PHASE_SLIP
当使用时钟分频器，它无法确定
传入和分频时钟的同步
阶段。这是多个ADC的时候尤为重要
用在时间交织系统。相滑
特征允许分频时钟的上升沿被
超前一个输入时钟周期时在CLK / 4模式，作为
在图40所示的一个phase_slip执行命令的是
通过先写一个“0”位0地址71H完成
接着通过写“1”到第0位在地址部71h （32 SCLK
周期）。
CLK = CLKP - CLKN
CLK
1.00ns
CLK÷4
4.00ns
CLK÷4
滑一次
010
100
表13.输出格式控制
价值
000
001
010
100
0x93[2:0]
输出格式
引脚控制
二进制补码
格雷码
偏移二进制码
CLK÷4
SLIP TWICE
图40.相滑移： CLK ÷ 4模式中，f
时钟
= 1000MHz的
地址0X72 ： CLOCK_DIVIDE
该KAD5512P有一个可选的时钟分频器，可以
设置四个，两个或一个（无分频）来划分。默认情况下，
三电平CLKDIV引脚选择除数（请参阅“时钟输入”
第18页） 。此功能可以覆盖，
地址0X74 ： OUTPUT_MODE_B
地址0X75 ： CONFIG_STATUS
第6位
DLL范围
该位设置DLL的工作范围，以快速（默认）或
慢。
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FN6807.2
2009年3月4日
