KAD5612P
延迟锁定环（ DLL），生成内部时钟信号
用于电荷管道内不同阶段。如果频率
的输入时钟的变化，该DLL可能需要长达52μs至
在250MSPS恢复锁定。锁定时间反比
成比例的采样率。
此外，在驱动电流为LVDS模式下可以设定为一个
标称3毫安或节电2毫安。在较低的电流
设置可用于在设计中，接收器是在接近
物理上接近到ADC。此设置的适用性
取决于PCB布局，因此，用户必须
实验，以确定是否性能下降是
观察到。
输出模式和LVDS驱动电流是通过选择
该OUTMODE销表2所示。
表2. OUTMODE PIN设置
OUTMODE销
AVSS
FL燕麦
TJ = 0.1ps
14位
抖动
在数据采样系统，时钟抖动直接影响
实现的SNR性能。该理论关系
时钟抖动之间（T
J
）和SNR示于公式1和
示于图31 。
1
-
SNR
=
20日志
10
-------------------
2πF吨
以J
100
95
90
85
SNR（ dB）的
80
75
70
65
60
55
50
1
10
100
输入频率（MHz）
1000
TJ = 100ps的
TJ = 10马力
10位
TJ = 1PS
12位
（当量1）
模式
LVCMOS
LVDS ， 3毫安
LVDS ， 2毫安
AVDD
的输出模式也可以通过SPI控制
端口，覆盖OUTMODE引脚设置。在详细
这是载于“串行外设接口”
第18页。
外部电阻造成的偏差为LVDS驱动器。一
为10kΩ ，1％电阻器必须从RLVDS引脚连接
OVSS 。
图31. SNR VS时钟抖动
超范围指示器
在以上范围（OR）的位被置位时，输出代码
到达正满量程（如0xFFF的偏移二进制
模式）。过程中输出码不环绕
超过范围的情况。的或位在样品被更新
率。
这个关系式表明，将是否达到的信噪比
时钟抖动是唯一的非理想因素。在现实中，
可实现的信噪比是由内部因素，例如不限
线性度，孔径抖动和热噪声。内部孔径
抖动是在所示的采样时刻的不确定性
图1.内部孔径抖动结合与输入
时钟抖动在根求和平方时尚的，因为它们不
统计相关，这就决定了总抖动
该系统。总抖动，结合其他噪声
源，则确定可实现的信噪比。
功耗
由KAD5612P的功耗主要是
依赖于采样速率和输出模式： LVDS
与CMOS和DDR与SDR 。有一个静态偏压的
模拟电源，而剩余的功耗是
线性相关的采样率。的输出供给
耗散的变化，以LVDS方式在较小的程度，但
更密切相关的在CMOS模式的时钟频率。
参考电压
温度补偿的电压基准提供
在逐次逼近参考使用费
操作。每个A / D转换器的满量程范围成正比
到参考电压。上的电压的标称值
基准为1.25V 。
打盹/休眠
该装置的部分可以被关闭以节省功率
时间期间时，不需要ADC的操作。两
省电模式可供选择： nap和sleep 。觉
模式可降低功耗到小于134mW和
恢复到正常操作状态中大约1μs的时间。睡觉
模式可降低功耗到小于14MW ，但
需要1ms的恢复。
所有数字输出（数据， CLKOUT和OR ）被放置在一个
午睡或休眠期间的高阻抗状态。输入时钟
应保持运行，并在午睡期间的固定频率
或睡眠。如果从打盹模式恢复的时间将增加
时钟被停止时，由于内部的DLL可能需要长达52μs
在250MSPS重新锁定。
数字输出
输出的数据可以作为在一个并行总线
兼容LVDS或CMOS模式。在任一情况下，数据
呈现在双倍数据速率（DDR）格式的A和
可在交替时钟边沿B信道数据。当
CLKOUT低通道数据输出，而在高
相B声道数据被呈现。图1和图2示出
LVDS和CMOS模式下的时序关系，
分别。
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FN6803.1
2009年1月21日
