KAD5612P
工作原理
功能说明
该KAD5612P是基于12位， 250MSPS A / D
它利用一个流水线连续转换器芯
近似的体系结构（图22） 。输入电压为
通过捕获一个采样保持放大器（ SHA ）和转换
以电荷的单元。专有的电荷域技术
用于连续地输入到比较一系列
参考费用。在连续做出的决定
近似运算确定每个数字码
输入值。该转换器的管道需要六个样本
产生的结果。数字误差校正也适用，
造成的7个半时钟周期的总延迟。
这是显而易见的，以用户为一个的开始之间的延迟
转化率和数据上可用的数字
输出。
该器件包含两个精心A / D转换器内核
匹配的传输特性。在启动时，每个核心
执行自校准，以减少增益和偏移误差。
复位引脚（ RESETN ）初始设置为高电和
将保持该状态，直到校准完成。该
时钟频率应在此期间保持固定，并且不
SPI通信应该尝试。可以重新校准
随时初始后通过SPI端口发起
自校准。
开机校准
在ADC执行自校准在启动时。内部
上电复位（POR）电路检测电源电压的
坡道和启动校准时，模拟和
数字电源电压高于阈值。以下
条件必须遵守的开机校准到
成功执行：
频率稳定转换时钟必须适用于
在CLKP / CLKN引脚
DNC销（尤其3,4和18）不能被上拉或
下
SDO （引脚66 ）要高
RESETN （引脚25 ）必须开始低
SPI通信不得尝试
用户启动复位随后可以在被调用
倘上述条件不能在上电时遇到。
SDO引脚需要一个外部4.7kΩ上拉至OVDD 。如果
SDO引脚被拉低外部电期间，
校准将无法正确执行。
之后，电源稳定内部上电复位
发布RESETN和一个内部上拉就拉大，这
开始校准过程。如果后续
用户启动的复位是必需的， RESETN引脚应
连接到漏极开路驱动器，具有驱动力
比0.5毫安少。
时钟
GENERATION
INP
SHA
客栈
2.5-bit
FL灰
6-Stage
1.5-bit/stage
3-Stage
1-bit/stage
3-bit
FL灰
1.25V
+
–
数字
错误
更正
LVDS / LVCMOS
输出
图22. ADC内核框图
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FN6803.0
2008年12月5日
