KAD5612P
在此尾部被包含在
串行外设IN-
terface
部分。
延迟锁定环（ DLL），生成内部时钟
用于电荷管道内不同阶段的信号。如果
的输入时钟的频率发生变化时，DLL
可能需要长达52μs在250MSPS重新锁定。该
锁定时间成反比的采样率。
抖动
图32.差分放大器的输入
差分放大器，如图32 ，可
在需要直流耦合应用中使用。在这
配置放大器通常会主宰
达到信噪比和失真性能。
在数据采样系统，时钟抖动直接IM-
契约所能达到的SNR性能。该theoreti-
时钟抖动之间的关系CAL （T
J
）和信噪比
在等式1中示出并图示于图34 。
时钟输入
该时钟输入电路是一个差分对（见图
47）。找到这些输入与高电平（高达1.8V
PP
在每个输入）正弦或方波将提供
最低的抖动性能。变压器与4 ： 1 im-
pedance比率将提供更多的驱动电平。
推荐的驱动电路示于图33 。
该时钟可被驱动单端的，但是这将
降低边沿速率，并可能影响SNR perform-
ANCE 。时钟输入为内部自偏置到
AVDD / 2 ，以便AC耦合。
SNR - 分贝
100
95
90
85
80
75
70
65
60
55
50
1
1
SNR
=
20日志
10
2
π
F T
以J
公式1 。
tj=0.1ps
14位
tj=1ps
12位
tj=10ps
10位
tj=100ps
10
100
1000
输入频率 - MHz的
图34. SNR与时钟抖动
这种关系显示了信噪比，这将是
如果实现了时钟抖动是唯一不理想的外交事务委员会
器。在现实中，信噪比达到由内限制
因素，例如线性，孔径抖动和热
噪声。内部孔径抖动是在不确定性
如图1所示，内部光圈采样时刻
TURE抖动结合在根级的输入时钟抖动
求和平方时尚的，因为它们不具有统计学
相关，并且这决定了总的抖动
系统。总抖动，结合其他噪声
源，则确定可实现的信噪比。
图33.推荐的时钟驱动
可选择的2X / 4X分压器，串联设置有
时钟输入。分频器可以在2X使用
模式与采样时钟等于所需的两倍
采样率。这将导致在一个时钟输入端，用50％
占空比和将最大限度转换器的perform-
ANCE 。
CLKDIV PIN
AVSS
FL燕麦
AVDD
分频比
2
1
4
参考电压
温度补偿的电压基准亲
志愿组织中连续使用的参考电荷
近似的操作。的满量程范围
每个A / D是成正比的参考电压。
参考电压的标称值是1.25V 。
第16页
表1 CLKDIV PIN设置
时钟分频，也可以通过控制
SPI端口，覆盖CLKDIV引脚设置。 DE-
修订版0.5.1初步
