ML5805
串行总线控制： EN ， DATA ， CLK
3线串行接口用于编程ML5805配置寄存器，其中控制设备模式
操作时，引脚功能， PLL和参考分频器，内部测试模式和滤镜排列。数据字被输入
开头的MSB。 24位配置寄存器的字由5位地址和16位数据字段。当
的地址字段已经被解码的目标寄存器的是EN的上升沿加载。
注：提供更少
超过24位的数据将导致不可预知的行为，当EN为高电平。
数据和时钟信号都被忽略，当EN为高电平。当EN为低电平时，在DATA引脚上的数据移入移位
通过在CLK引脚的上升沿注册。的信息被存入已编地址锁存器，当EN为高电平。这
串行接口总线是一种工业标准总线上的PLL器件常见的。它可以通过有效地编程
采用字节或24位字面向串行总线的硬件。数据锁存器采用CMOS工艺，并使用最小
当总线处于非活动状态电源（见
科幻gure
5
和
表3）。
t
s
t
f
t
h
t
r
t
ck
t
l
CLK
数据
最高位
t
se
t
ew
EN
图5 ：串行总线时序图
符号
参数
民
最大
单位
总线时钟（CLK）
t
r
t
f
t
ck
时钟输入上升时间（
注1
)
时钟输入下降时间（
注1
)
时钟周期
50
15
15
ns
ns
ns
使能（ EN ）
t
ew
t
l
t
se
最小脉冲宽度
从最后一个时钟上升沿延迟上升的EN
启用设置时间忽略下一个上升时钟
200
15
15
ns
ns
ns
总线数据（ DATA）的
t
s
t
h
数据时钟建立时间
数据时钟保持时间
15
15
ns
ns
表3 ：串行总线时序规范
注1 ：串行I / O时钟最大上升和下降时间是基于最小时钟周期。较长的上升和下降时间可
可容纳较慢的时钟提供的上升和下降时间保持在时钟周期的不到20％ ，并全部设立
和保持时间的最小值得到满足相对于所述的CMOS切换点（Ⅴ
IL
MAX和V
IH
MIN） 。串行I / O时钟上升
和下降时间被限制在一个绝对最大为100ns 。
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2008年4月
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19
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