PLL702-01
时钟发生器的基于PowerPC的应用
应用图：双向引脚内部上拉
内部芯片
VDD
外部电路
R
up
上电
RESET
R
RB
产量
EN
双向引脚
时钟负载
LATCHED
输入
LATCH
R
UP
/
4
跳线设置
注意：
RUP =内部上拉电阻（见引脚说明） 。上电复位： R在从1到0，而RB开始从0到1 。
47745弗里蒙特大道，弗里蒙特，加利福尼亚州94538电话：（ 510 ） 492-0990传真：（ 510 ） 492-0991
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转05年7月18日第4页
