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AC电气特性
表2-16 。
号
340
341
注意事项：
主机接口时序
1,2,12
（续）
100兆赫
表达
民
最大
19.3
300.0
ns
ns
—
—
特征
10
从数据选通断言延迟到主机的请求的无效的“最后数据
注册“读或写（ HROD = 0 ）
4, 7, 8
从数据选通断言延迟到主机的请求的无效的“最后数据
注册“读或写（ HROD = 1 ，开漏主机请求）
4, 7, 8, 9
1.
2.
3.
4.
单位
请参阅编程模型节在上HI08的一章
DSP56303用户手册。
在下面的时序图中，控制销被绘制为有效低电平。该引脚极性是可编程的。
这个定时仅适用如果连续两次读出，从这些寄存器中的一个被执行。
数据选通是主机读（ HRD）或主机写入（ HWR ）在双数据选通模式和主机数据选通（ HDS ）在
单数据选通模式。
5.
读数据选通人力资源开发中的双数据选通模式和HDS在单一数据选通模式。
6.
写数据选通是HWR在双数据选通模式和HDS在单一数据选通模式。
7.
主机请求HREQ在单主机请求模式和HRRQ和HTRQ在双主机请求模式。
8.
“最后的数据寄存器”是寄存器地址$ 7，它是最后的位置被读出或写入的数据传输。这是
RXL / TXL在大端模式（ HLEND = 0; HLEND的接口控制寄存器的位7 -ICR [7] ） ，或RXH / TXH在
小端模式（ HLEND = 1 ） 。
9.
在此计算中，主机请求信号把车停在一个4.7 kΩ电阻的漏极开路模式。
10.
V
CC
= 3.3 V
±
0.3 V ;牛逼
J
= -40 ° C至+100°C ，C
L
= 50 pF的
11.
这个定时仅适用如果从读“最后的数据寄存器”之后是从RXL ， RXM ，或RXH寄存器的读
没有首先轮询RXDF或HREQ位，或等待HREQ信号的断言。
12.
当外部主机写入一个新值ICR ，该HI08准备好后， 3 DSP时钟周期操作（ 3
×
TC ） 。
317
HACK
327
326
H[0–7]
HREQ
注意：
所述的IVR仅由在非复用模式的MC680xx主处理器读出。
329
328
318
图2-27 。
主机中断向量寄存器（ IVR ）读时序图
DSP56303技术数据，第11
飞思卡尔半导体公司
2-31
由于从美国国际贸易委员会的命令， BGA封装生产线和部分数字表示这里目前没有
DSP56303VF100 ， DSP56303VL100 ：在美国进口或销售至2010年9月之前，可从飞思卡尔
