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NT512D64S8HB1G / NT512D64S8HB1GY / NT512D64S8HB0G
NT256D64S88B1G / NT256D64S88B1GY NT256D64S88B0G
NT128D64SH4B1G / NT512D72S8PB0G （ ECC ） / NT256D72S89B0G （ ECC ）
无缓冲DDR DIMM
功能框图
2点， 18的设备（ ECC ） ， 32Mx8的DDR SDRAM
S1
S0
DQS0
DM0/DQS9
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQS1
DM1/DQS10
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQS2
DM2/DQS11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQS3
DM3/DQS12
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQS8
DM8/DQS17
CB0
CB1
CB2
CB3
CB4
CB5
CB6
CB7
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQS7
DM7/DQS16
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQS6
DM6/DQS15
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQS5
DM5/DQS14
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
DQS4
DM4/DQS13
DM
I / O 7
I / O 6
I / O 1
I / O 0
I / O 5
I / O 4
I / O 3
I / O 2
CS
的DQ
DM
I / O 0
I / O 1
I / O 6
I / O 7
I / O 2
I / O 3
I / O 4
I / O 5
CS
的DQ
D0
D9
D4
D13
D1
D10
D5
D14
D2
D11
D6
D15
D3
D12
D7
D16
V
DDSPD
V
DD
/V
DDQ
V
REF
V
SS
V
DDID
SPD
D0-D8
D0-D8
D0-D8
表带：见注4
*时钟布线
时钟输入
SDRAM的
*CK0/CK0
6 SDRAM的
*CK1/CK1
6 SDRAM的
*CK2/CK2
6 SDRAM的
*每个时钟负载表线/
接线图
D8
D17
串行PD
SCL
WP
A0
SA0
A1
SA1
A2
SA2
SDA
BA0-BA1
A0-A13
RAS
CAS
CKE0
CKE1
WE
BA0 - BA1 ： SDRAM的D0 -D17
A0 - A13 ： SDRAM的D0 -D17
RAS
： SDRAM的D0 -D17
CAS
： SDRAM的D0 -D17
CKE ： SDRAM的D0 - D8
CKE ： SDRAM的D9 -D17
WE
： SDRAM的D0 -D17
注意事项：
1.
2.
3.
4.
DQ到I / O绞可以被一个字节中的变化。
DQ / DQS / DM / CKE / S的关系得以维持，如图所示。
DQ / DQS / DM / DQS电阻是22欧姆。
V
DDID
表带连接（存储设备V
DD
, V
DDQ
):
表带出来（开） ： V
DD
= V
DDQ
表带（V
SS
): V
DD
不等于V
DDQ
.
REV 2.2
2004年8月3日
8
NANYA保留更改产品规格，恕不另行通知。
南亚科技股份有限公司
初步
