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表11. E300 PLL规格
特征
E300频率
E300周期时间
E300 VCO频率
E300的输入时钟频率
E300的输入时钟周期时间
E300的输入时钟抖动
E300 PLL重新锁定时间
1
符号
f
CORE
t
CORE
f
VCOcore
f
XLB_CLK
t
XLB_CLK
t
抖动
t
LOCK
笔记
(1)
(1)
(1)
民
50
2.85
400
25
2.73
典型
—
—
—
—
—
—
—
最大
550
40.0
1200
367
50.0
150
100
单位
兆赫
ns
兆赫
兆赫
ns
ps
μs
SpecID
O4.1
O4.2
O4.3
O4.4
O4.5
O4.6
O4.7
(2)
(3)
—
—
2
3
该XLB_CLK次数的e300 PLL配置位必须被选择，使得所形成的系统
频率， CPU （核心）频率，和PLL （VCO）的频率的e300不超过其各自的最大或
最小工作频率
表12 。
这代表总输入抖动 - 短期和长期相结合 - 并通过设计保证。两种不同的
类型的抖动可在输入到CORE_SYSCLK ，系统性和真随机抖动存在。真正的随机抖动将被拒绝。
全身抖动被送入并通过PLL来的内部时钟电路。
这段时间内通过设计和特性保证。 PLL的这段时间内，需要时间的最大金额
对于一个稳定的VDD和CORE_SYSCLK之后PLL锁定在上电复位期间被达到。这
规范也适用于当PLL已被禁用，并随后在睡眠模式下重新启用。
1.3
AC电气特性
AC工作频率数据
时钟AC特定网络阳离子
复位
外部中断
SDRAM
PCI
本地总线加
ATA
ETHERNET
USB
SPI
MSCAN
I
2
C
J1850
PSC
GPIO和定时器
IEEE 1149.1 （ JTAG ） AC规格
下面提供的超链接所指示的时序规范的部分。
1.3.1
AC时序测试条件：
TA = -40 85
o
C
环境温度为-40至115
o
C
VDD_CORE = 1.42 1.58 V
VDD_IO = 3.0 3.6 V
除非另有说明，所有的测试条件如下：
MPC5200B数据手册，第3
12
飞思卡尔半导体公司
