麦克雷尔INC 。
SY87702L
功能说明
时钟恢复
时钟恢复，如图中的框图，
产生一个时钟，它是在相同的频率
输入数据比特速率的串行数据输入端。时钟是
相由PLL对齐，使得其样品中的数据
中心的数据眼图。
的边沿跃迁之间的相位关系
数据和这些所产生的时钟的由比较
相位/频率检测器。输出脉冲从检测器
表示相位修正所需的方向。这些
脉冲由一个积分回路滤波器进行平滑处理。的输出
环路滤波器控制电压所控制的频率
振荡器（VCO） ，其生成所恢复的时钟。
频率稳定，无需输入数据，可以保证
由交替的基准输入（ REFCLK ），该PLL锁定
到时，数据将丢失。如果传入的频率
信号由大于约1000ppm的具有各不相同
对于合成器频率时，PLL将被宣布
失锁状态，并且PLL锁定到倍频
参考时钟。
环路滤波器传递函数被优化，以使
锁相环跟踪的抖动，但容许最小转换
密度预期在接收SONET的数据信号。这
传递函数产生持续一个为30μs的数据流
1或0为随机进入的NRZ数据。
时钟恢复PLL的总环路动态特性
提供抖动容限，它比指定的更好
宽容的GR- 253 -CORE 。
引脚名称
输入
RDIN
±
[串行数据输入]
- 差分PECL
这种差分输入接收接收串行数据
流。内部接收PLL恢复嵌入式
时钟（ RCLK ）和数据（ RDOUT ）的信息。传入
数据速率可以是在一个10的频率范围内，或可以
是五个具体频率之一，根据不同的状态
的FREQSEL和VCOSEL引脚。该RDIN-引脚具有
内部75KΩ电阻连接到V
CC
.
REFCLK
±
[参考时钟]
- 差分PECL
这个输入被用作内部参考
频率合成器和“培训”的频率为
接收器PLL保持它在没有数据中心
在RDIN输入进来。的输入频率
REFCLK被限制到325MHz的或更少，这取决于
设置在DIVSEL信号。该REFCLK-引脚具有
内部75KΩ电阻连接到V
CC
.
CD [载波检测]
- PECL输入
这个输入控制接收的恢复功能
PLL和可通过载体被驱动检测的光输出
模块或从外部转移检测电路。当
该输入为高电平时，输入数据流（ RDIN ）被回收
正常情况下由接收PLL 。当此输入为LOW时，
在RDIN输入数据将在内部强制为恒定
低电平时，数据输出RDOUT将保持为低，该链接
故障指示器输出LFIN强制为低，且时钟
恢复PLL强制锁定到时钟频率
从REFCLK产生。
VCOSEL1 ， VCOSEL2 [ VCO选择]
- TTL输入
这些输入通过选择VCO频率范围或者
一个3宽频带锁相环，或SONET / SDH的具体
窄带PLL 。只有选定的PLL被使能。所有
其他的PLL将被禁用。请参阅表1 。
VCOSEL1
0
0
1
1
VCOSEL2
0
1
0
1
表。 1
选择
SONET / SDH的
1.8至2.5GHz
1.25 1.8GHz的
0.650至1.30GHz
M9999-102405
hbwhelp@micrel.com或（408） 955-1690
5
