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应用说明
R
XCR3032 ： 32宏单元CPLD
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14*
DS038 （ V1.3 ） 2000年10月9日
产品speci fi cation
CMOS工艺技术
和
获得专利的全CMOS
FZP设计技术。对于5V应用，赛灵思还
提供高速XCR5032 CPLD ，提供了引脚对引脚
速度6纳秒。
赛灵思CPLD的FZP利用专利XPLA
（扩展可编程逻辑阵列）架构。该
XPLA架构结合了解放军的最佳功能
和PAL型结构，以提供高速度和灵活
逻辑分配导致的卓越能力，使
设计有固定引脚的变化。该XPLA结构
每个逻辑块提供了5 ded-快8 ns的PAL路径
每个输出icated产品的条款。这PAL路径由加盟
一个额外的解放军结构部署32的精良池
UCT条款完全可编程或阵列，可以异体
泄漏解放军乘积项在逻辑块中的任何输出。
这种组合允许逻辑被有效地分配
整个逻辑块和支持多达37
乘积项上的一个输出。速度与逻辑
从分配解放军阵列的输出只有2.5纳秒，
不管PLA乘积项的数目的使用，这
结果，在最坏的情况下吨
PD
从任何引脚来的只有10.5纳秒
任何其他引脚。此外，逻辑是共同的多个
输出可以被放置在一个单一PLA乘积项和
经由或阵列在多个输出端共享，有效
提高设计密度。
该XCR3032 CPLD是通过行业标准的支持
CAE工具（ Cadence公司/ OrCAD的，示例逻辑，导师，
新思科技， Synario ， Viewlogic系，和Synplicity ） ，使用文本
（ ABEL ， VHDL ， Verilog的）和/或原理图输入。设计ver-
ification使用行业标准的模拟器功能
和时序仿真。显影支撑在per-
SONAL电脑，SPARC和HP平台。设备配件
采用了Xilinx公司开发的工具， XPLA专业（可
在赛灵思网站） 。
该XCR3032 CPLD是可重新编程的使用行业
标准的器件编程器厂商，如数据
I / O ， BP Microsystems公司，短信，等等。
特点
业界首款TotalCMOS PLD - 无论是CMOS设计
和工艺技术
快速零功率（ FZP ）设计技术规定
超低功耗以及超高速
为8ns的高速管脚到管脚延迟
小于35超低静态功耗
A
100％的可路由100 ％的利用率，而所有的引脚和
所有的宏单元都是固定的
确定性的时序模型是非常简单的
利用
两个时钟可用
可编程时钟极性在每个宏蜂窝
支持异步时钟
创新XPLA 架构结合了高速
极端的灵活性
1000擦除/编程周期保证
20年数据保留保证
逻辑扩展到37项产品
符合PCI标准
先进的0.5
E
2
CMOS工艺
安全位可以防止未经授权的访问
采用工业标准设计输入和验证
和Xilinx CAE工具
可重新编程的使用行业标准的设备
编程器
创新的控制期限结构提供了两种总和
在每个逻辑块的条款或产品方面：
- 可编程三态缓冲器
- 异步宏单元寄存器预置/复位
全球可编程三态引脚有利于“钉床”
测试不使用逻辑资源
可在这两个PLCC和VQFP包
描述
该XCR3032 CPLD （复杂可编程逻辑
装置）是第一个在一个家庭中的CoolRunner
从CPLD器件
赛灵思。这些器件结合了高速和零功率
在32宏单元CPLD 。随着FZP设计技术，
在XCR3032提供真正的引脚对引脚速度为8ns ，而
同时各输出功率小于35
在一
待机而不需要“涡轮比特”或其他电源
下来的计划。取代传统意义上的放大器
实施产品条款（一种技术方法的
因为两极时代已经用于可编程逻辑器件）与磁带式
纯CMOS门caded链，动态功率是
比任何竞争CPLD也大大降低。这些
器件是第一TotalCMOS的PLD ，因为它们同时使用
DS038 （ V1.3 ） 2000年10月9日
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