XRT86VL38
REV 。 V1.2.0
八路T1 / E1 / J1成帧器/ LIU康贝 - 硬件描述
微处理器接口
S
IGNAL
N
AME
RDY
420 P
KG
B
所有
#
V24
484P
KG
B
所有
#
R19
T
YPE
O
O
安输出
D
RIVE
(
M
A)
12
D
ESCRIPTION
（续）
的Power PC 403模式 - RDY就绪输出：
此输出引脚将作为“高有效” READY
输出。
在读或写周期，微处理器接口
面对块将触发此输出引脚为逻辑高电平，
只有当微处理器接口准备的COM
完整或终止当前的读或写周期。一旦
微处理器已采样的这个信号是在
逻辑“高”电平后， PCLK的上升沿，则它是
现在可以安全为它继续前进，并执行下一个读或
写周期。
如果（读或写周期）的微处理器
接口模块是抱着这种输出引脚为逻辑“低”
电平，则微处理器有望扩大这种
读或写周期，直到该样本输出引脚
处于逻辑低电平。
N
OTE
:
微处理器接口将更新状态
的后PCLK的上升沿这个输出引脚。
ADDR0
ADDR1
ADDR2
ADDR3
ADDR4
ADDR5
ADDR6
ADDR7
ADDR8
ADDR9
ADDR10
ADDR11
ADDR12
ADDR13
ADDR14
DBEN
V25
V26
U22
U23
U24
U25
U26
T22
T24
R23
R24
P22
P25
N23
N22
V23
P18
N17
T21
T22
R20
R21
R22
P19
P20
N19
N20
M18
M19
L18
L22
U22
I
-
微处理器接口地址总线输入
这些引脚允许微处理器，以确定芯片上
内部寄存器和缓存/内存位置
每当执行读取XRT86VL38设备和
WRITE操作与XRT86VL38设备。
N
OTE
:
这些引脚在内部上拉一个50K “低”
Ω
电阻器，除了ADDR [ 8:14 ] 。
I
-
数据总线使能输入引脚。
这个低电平有效的输入引脚允许用户要么使
或三态的双向数据总线管脚（ D [ 7：0] ），如
如下所述。
设置此输入引脚的“低”可以双向
数据总线。
设置此输入引脚的“高”三态双向
数据总线。
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