VMX51C900
VMX51C900 EA引脚复位期间保持在0V ，
当执行一条MOVX指令。
or
P0口和P2作为地址和数据总线
输出级可接收的数据有两个来源：
位于地址80H的P0寄存器控制
当配置为I / O引脚的个人方向。该
P0寄存器是可位寻址。
T
ABLE
10: P
ORT
0 R
EGISTER
（P0） - SFR 80
H
寄存器P0或输出的总线地址
本身复用P0的数据总线
P2寄存器或高字节的输出
总线地址（A8到A15 ），用于P2的
PORT
7
P0.7
位
7
6
5
4
3
2
1
0
6
P0.6
5
P0.5
4
P0.4
3
P0.3
2
P0.2
1
P0.1
0
P0.0
助记符
P0.7
P0.6
P0.5
P0.4
P0.3
P0.2
P0.1
P0.0
描述
为P0寄存器对应的每个比特
到I / O线：
0 ：输出晶体管拔线为0V
1 ：输出晶体管被阻止这样的
拉带在I / O到5V 。
F
IGURE
4: P2 P
ORT
S
TRUCTURE
阅读注册
VCC
地址
引体向上
网
内部总线
Q
IC引脚
FL IP- FL运
端口2
端口P2是非常相似的端口1和端口3 ，则
区别在于， P2的复用功能是
充当高位地址总线（ A8 -A15 ）的EA时
在VMX51C900的线保持低电平复位时间或
当执行一条MOVX指令。
像P1，P2和P3的寄存器， P2寄存器是比特
寻址。
T
ABLE
11: P
ORT
2 R
EGISTER
（P2） - SFR A0
H
写
注册
Q
控制
X1
READ PIN
当该端口被用作一个地址或数据总线，
特殊功能寄存器P0和P2
从输出级断开连接，则8位的
P0寄存器被强制为1和P 2的内容
寄存器保持恒定。
7
P2.7
位
7
6
5
4
3
2
1
0
6
P2.6
5
P2.5
4
P2.4
3
P2.3
2
P2.2
1
P2.1
0
P2.0
端口1
在P1寄存器控制端口1我的方向/ O
销。写1到相应的位配置
端口为输出。这提出了一个逻辑1到
相应的I / O引脚或允许的I / O引脚使用
为输入。写0激活输出“上拉
下“晶体管，这将迫使相应的I / O
线为逻辑低。
T
ABLE
12: P
ORT
1 R
EGISTER
（P2） - SFR 90
H
助记符
P2.7
P2.6
P2.5
P2.4
P2.3
P2.2
P2.1
P2.0
描述
对于P2寄存器对应的每个比特
到I / O线：
0 ：输出晶体管拔线为0V
1 ：输出晶体管被阻止这样的
拉带在I / O到5V 。
7
P1.7
位
7
6
5
4
3
2
1
0
6
P1.6
5
P1.5
4
P1.4
3
P1.3
2
P1.2
1
P1.1
0
P1.0
助记符
P1.7
P1.6
P1.5
P1.4
P1.3
P1.2
P1.1
P1.0
描述
为P1寄存器对应的每个比特
到I / O线：
0 ：输出晶体管拉线为0V
1 ：输出晶体管被阻止这样的
拉带在I / O到5V
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