功能说明
表2-4 。时钟分配信号（ 2/2 ）
信号名称
pld_CLKIN0,pld_CLK
IN1
pld_CLKIN0_n,pld_C
LKIN1_n
proto1_OSC,
proto2_OSC
cpld_CLKOSC
adc_CLK_IN1,
adc_CLK_IN2
dac_CLKIN1,
dac_CLKIN2
pld_CLKFB
adc_CLK_IN1_n,
adc_CLK_IN2_n
dac_DACCLKIN1,
dac_DACCLKIN2
pld_DACCLKIN
proto1_CLKOUT,
proto2_CLKOUT
注释
表2-4 ：
(1)
(2)
J3和J4控制该时钟被发送到A / D转换器。看
表2-10
为
详细信息。
J18和J19控制，时钟传送给D / A转换器。看
表2-16
了解详细信息。
来自
100 - MHz振荡器
外部CLKIN_n输入
(J11)
100 - MHz振荡器
去
的Stratix II器件引脚AM17
和A16
的Stratix II器件引脚AL17
和B16
PROTO1 （ J25引脚9）
通过PROTO2 （ J28引脚9）
缓冲液（ U7 ）
CPLD （ U10销125 ）
ADC A （ U1的引脚8,7）和B
（U2的引脚8,7）
(1)
DAC A （ U14引脚28 ）和B
（ U15引脚28 ）
(2)
100 - MHz振荡器
100 - MHz振荡器
100 - MHz振荡器
从的Stratix II器件的引脚U1 pld_CLKOUT信号
了Stratix II引脚J14
外部CLKIN_n输入
(J11)
外部DA_EXT_CLK
输入（ J12 ）
外部DA_EXT_CLK
输入（ J12 ）
ADC A （ U1的引脚8,7）和B
（U2的引脚8,7）
(1)
DAC A （ U14引脚28 ）和B
（ U15引脚28 ）
(2)
的Stratix II器件的引脚E16
的Stratix II器件引脚和T32
PROTO1 （ J25引脚13）
PROTO2 （ J28引脚13）通过T30
一个缓冲器（U7 ）
了Stratix II EP2S180 DSP开发板能获得时钟源
从以下的一个或多个来源：
■
■
主板上的晶体振荡器
外部时钟（通过SMA连接器或在Stratix II引脚）
该板可提供独立的时钟，同时从加强和
快速PLL提供给A / D转换器，在D / A转换器，以及其它
需要稳定的时钟源组件。
为了实现这一理念，增强PLL5专用引脚驱动
的A / D转换器和相关联的功能，以及增强的
PLL6专用引脚驱动的D / A转换器和相关联的功能。
2–10
Core版本A.B.C变量
的Stratix II EP2S180 DSP开发板参考手册
Altera公司。
