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气旋FPGA系列数据手册
初步信息
图21.单端口模式
6 LAB行
钟
6
数据[ ]
D
Q
ENA
的RAM / ROM的
256
×
16
512
×
8
1,024
×
4
DATA IN
2,048
×
2
4,096
×
1
数据输出
D
Q
ENA
多轨
互联
地址[ ]
D
Q
ENA
地址
雷恩
写使能
outclken
inclken
inclock
D
Q
ENA
写
脉冲
发电机
outclock
全局时钟
网络&
锁相环
LOOPS
Cyclone器件提供一个全局时钟网络和最多两个PLL的
完整的时钟管理解决方案。
全局时钟网络
有四个专用时钟引脚（ CLK [3..0] ，两个引脚上的左侧
和两个引脚上的右侧），该驱动全局时钟网络，如
所示
图22 。
PLL输出，逻辑阵列，与两用时钟
（ DPCLK [7..0] ）引脚也带动全局时钟网络。
在全局时钟网络驱动器中的八个全局时钟线贯穿
整个设备。全局时钟网络可提供的时钟对所有
在器件IOEs ， LE和存储块内的资源。全球
时钟线也可以被用于控制信号，例如时钟使能和
从外部管脚，或DQS的供给同步或异步清除
对于DDR SDRAM或FCRAM接口信号。内部逻辑也可以
驱动全局时钟网络内部产生全局时钟和
异步清零，时钟使能，或与其他大的控制信号
扇出。
图22
显示驱动全局时钟的各种来源
网络。
34
Altera公司。
