93LC46/56/66
3.0
引脚说明
的引脚说明如表3-1所示。
表3-1：
名字
CS
CLK
DI
DO
V
SS
ORG
NU
VCC
引脚功能表
PDIP
1
2
3
4
5
6
7
8
SOIC
1
2
3
4
5
6
7
8
ROTATED
TSSOP
3
4
5
6
7
8
1
2
芯片选择
串行数据时钟
串行数据输入
串行数据输出
地
内存配置
不使用
+ 1.8V至5.5V电源
描述
3.1
片选（ CS ）
注意：
高水平的选择装置。低电平释放
该器件使它进入待机模式。然而，一
这已经是发起和/或编程周期
进度将完成，无论CS输入
信号。如果CS在一个程序循环带来的低，
设备将尽快进入待机模式的
编程周期完成。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部
控制逻辑在复位状态保持。
CS必须变为低电平之间的连续
指令。
3.3
数据输入（ DI）的
数据在用于时钟的起始位，操作码，地址
和数据同步的CLK输入。
3.4
数据输出（ DO ）
数据输出被用在读模式，以输出数据同步
chronously与CLK输入（T
PD
经过积极的
CLK的边缘）。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期。 Ready / Busy状态Infor公司
息可在DO引脚，如果CS被拉高
是低最低的芯片选择低时间后（T
CSL
)
和一个擦除或写入操作已经启动。
状态信号不可用的呢，如果CS保持
低或者在整个写或擦除周期高点。在所有
其他情况下， DO处于高阻态。如果状态
写入/擦除周期后选中，一个上拉电阻
在DO需要读取就绪信号。
3.2
串行时钟（CLK ）
串行时钟用于同步的通信
一个主设备和93LC46 / 56/ 66之间重刑。
操作码，地址和数据位的移入
CLK的上升沿。数据位也同步输出
CLK的上升沿。
CLK可以在任何位置中的发送停止
序列（高或低电平） ，并且可以持续
随时随地相对于时钟高电平时间（T
长实
）和
时钟低电平时间（T
CKL
） 。这使得控制主
自由地准备操作码，地址和数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。如果
CS为高，但启动条件还没有被检测到，
可以通过将接收到的任何数量的时钟周期
设备在不改变其状态（即等待开始
条件）。
自定时写操作期间不需要CLK周期
（即，自动擦/写）周期。
检测开始后调理特定网络版数
时钟周期（分别为低到高的跳变的
CLK）必须被提供。这些时钟周期都需要
在所有必需的操作码，地址和数据位时钟
在指令执行前（参见指令集
真值表） 。 CLK和DI继而成为“不关心”的投入
等待一个新的起始条件被检测到。
3.5
组织（ ORG ）
当ORG连接到V
CC
中，（ ×16）存储
组织被选中。当ORG被连接到V
SS
中，
（ X8 ）内存组织被选中。 ORG只能是
浮动为1 MHz或更低的时钟速度为（ X16 ）
记忆的组织。时钟速度大于
1 MHz时， ORG必须连接到V
CC
或V
SS
.
DS21712B第10页
2004年Microchip的科技公司
