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93XX46X/56X/66X/76X/86X
4.0
引脚说明
引脚说明
SOIC / PDIP / MSOP /
TSSOP / DFN
1
2
3
4
5
6
SOT-23
5
4
3
1
2
不适用
芯片选择
串行时钟
DATA IN
数据输出
地
组织（ 93XX46C / 56C / 66C / 76C / 86C ）
没有对93XXA / B设备连接
编程使能（ 93XX76C / 86C ）
没有对93XXA / B设备连接
电源
功能
表4-1：
名字
CS
CLK
DI
DO
V
SS
ORG
NC
(1)
PE
NC
(1)
V
CC
7
8
不适用
6
注1 ：
由于没有内部连接，逻辑电平NC引脚是“无关”。
4.1
片选（ CS ）
高水平的选择装置;低电平释放
该器件使它进入待机模式。然而，一
编程周期已经在进行将
完成后，不管片选（ CS ）输入
信号。如果CS在一个程序循环带来的低，
设备将尽快进入待机模式的
编程周期完成。
CS必须为低电平250 ns最小（T
CSL
）之间
连续的指令。当CS为低时，内部
控制逻辑在复位状态保持。
检测开始后调理特定网络版数
时钟周期（分别为低到高的跳变的
CLK）必须被提供。这些时钟周期是
在所有需要的操作码，地址必须与时钟
一个指令前的数据位被执行。 CLK和DI
继而成为“不关心”的投入等待新的开始
要被检测的条件。
4.3
数据输入（ DI）的
数据输入（ DI ）用于时钟起始位，操作码，
地址和数据同步的CLK输入。
4.2
串行时钟（CLK ）
4.4
数据输出（ DO ）
串行时钟用于同步的通信
一个主设备和93XX系列的阳离子
装置。操作码，地址和数据位在时钟
在CLK的上升沿。数据位也主频
列于CLK的上升沿。
CLK可以在任何位置中的发送停止
序列（高或低电平） ，并且可以持续
随时随地相对于时钟高电平时间（T
长实
）和
时钟低电平时间（T
CKL
） 。这使得控制主机
自由地准备操作码，地址和数据。
CLK是一个“不关心” ，如果CS为低电平（释放器件） 。如果
CS为高，但启动条件一直没有
检测（ DI =
0),
任何数量的时钟周期可以是
接收的设备，而无需改变其状态（即，
等待一个启动条件） 。
自定时写操作期间不需要CLK周期
（即，自动擦/写）周期。
数据输出（DO ）是用于在读模式，以输出数据
同步的CLK输入（T
PD
后
CLK的上升沿） 。
该引脚还提供READY / BUSY状态信息
在擦除和写入周期。 Ready / Busy状态
信息可以在DO引脚，如果CS被
是低的最小片选低电平时间后高
(T
CSL
）和一个擦除或写入操作已经
发起。
状态信号不可用的呢，如果CS保持
低，在整个擦除或写周期。在这种情况下，
DO处于高阻态。如果状态后检查
擦除/写周期，数据线就高，表示
该设备已准备就绪。
注意：
读周期完成后，发送一个
起始位，再把CS为低电平时将清除
从DO的Ready / Busy状态。
2007 Microchip的技术公司
DS21929D第17页
