飞思卡尔半导体公司
I2C兼容总线
高速
17高速I
2
C兼容总线
17.1规范条件
除非另有说明， VCC = 5.0 V ， TA = 25
o
C.
电气特性
SDA / SCL输出电流为0 V
SDA / SCL为低电平输入电平
SDA / SCL高电平输入电平
SDA / SCL输入电流的输入电平0.4V至0.3Vcc
SDA / SCL输入电平
SDA / SCL电容
ACK低输出电平（ 3毫安吸收电流）
ACK低输出电平（ 9毫安吸收电流）
时序特性
总线时钟频率。
停止和启动之间的总线空闲时间
为启动条件建立时间
保持时间启动条件
数据建立时间
数据保持时间
停止条件建立时间
保持时间停止条件
承认传播延迟
SDA下降时间在3毫安片我和在130pF负载
SDA下降时间在3毫安片我和负载电容400pF
SDA上升时间
SCL下降/上升时间
尖峰由输入滤波器抑制的脉冲宽度
T
BUF
T
SU ; STA
T
HD ; STA
T
SU ; DAT
T
HD ; DAT
T
SU ; STO
T
HD ; STO
T
ACK ;低
符号
V
IL
V
IH
符号
民
-5
-
2.1
-5
0
-
-
-
民
0
200
500
500
0
0
500
500
-
-
-
-
-
-
典型值
-2
-
-
-
-
-
-
-
典型值
-
-
-
-
-
-
-
-
-
-
-
-
-
-
最大
-
1.5
-
5
Vcc+0,3
10
0.3
0.8
最大
800
-
-
-
-
-
-
-
300
50
80
300
300
50
单位
A
V
V
A
V
pF
V
V
单位
千赫
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
TYPE
A
B
B
C
D
C
C
C
TYPE
C
C
C
C
C
C
C
C
C
C
C
C
C
C
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17.2时序定义
停止
TBUF
开始
芯片地址
确认
开始
停止
SSDA
SSCL
...
...
SDA
SCL
SDA
SCL
津市; STO总谐波失真; STA
津市， DAT
的tHD ; DAT
策略：低
的tSU ; STA
THD ; STO
图10. SSDA / SSCL时间
MC44BS374T1 / 374T1A超前信息
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