TLK2208A
8端口千兆以太网收发器
LVCMOS输出的开关特性在推荐工作条件（除非
另有说明）
参数
tr
tf
TSU
th
时钟和数据上升时间
时钟和数据下降时间
RD [ 9 ： 0 ]设置之前RCLK
转变为高或低
RD [ 9 ： 0]保持RCLK过渡期后
高或低
测试条件
80 ％至20 ％的输出电压，C = 10pF的，请参阅图14
80 ％至20 ％的输出电压，C = 10pF的，请参阅图14
20％至80 ％的输出电压，C = 10pF的，请参阅图14
20％至80 ％的输出电压，C = 10pF的，请参阅图14
时序相对0.5 VDDQ ，见图14
时序相对0.5 VDDQ ，见图14
民
0.3
0.3
0.36
0.36
1.4
0.8
喃
最大
1.5
1.5
1.8
1.8
ns
ns
ns
ns
单位
RCLK ， RBC [A ： G]
tr
tf
RDxx [9：0 ]
th
TSU
TSU
VDDQ/2
th
图14. LVCMOS接收输出时序要求
LVCMOS输入的时序要求在推荐工作条件下， VDDQ = 2.5 V
±5%
（ 2.3 V至2.7 V）的（除非另有说明）
参数
TSU
th
T（脉冲）
TDxx [ 9 ： 0 ]设置之前TCLKX转型
高或低
TDxx [ 9 ： 0]保持TCLKX转型后高
或低
TCLKX时钟周期除以2
测试条件
时序相对0.5 VDDQ
参见图15
时序相对于0.5 VDD
参见图15
时序相对0.5 VDDQ ，
参见图15
民
1.4
0
3.85
5
NOM
最大
单位
ns
ns
ns
所有典型值是在25 ℃，并用标称电源。
TCLKB被假定为频率锁定到REFCLK与只相位差。
注：计时有效期为VIH不超过80 ％ VDDQ和VIL以下不超过20 ％ VDDQ高。
T（脉冲）
T（脉冲）
TCLKX
tr
tf
TDxx [9：0 ] TDxx [9： 5]
TDxx [4 ：0]的
注答：这个时间有效期为VDDQ = 2.5 V
±5%
（ 2.3 V至2.7 V ）
th
TSU
TSU
VDDQ/2
th
图15. LVCMOS时钟源为中心的数据输入时序要求
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