TLK1101E
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SLLS845A - 2007年8月 - 修订2007年10月
包
对于TLK1101E占地面积小4毫米
×
4毫米20引脚QFN封装时，用0.5mm的引脚间距。该
引脚输出显示在
图2中。
RGP包装
（ TOP VIEW ）
20
19 18 17 16
GND
1
DIN +
2
TLK1101E
SWG
DE0
DE1
LN0
LN1
15
VCC
14
DOUT +
13
DOUT¤
12
VCC
EP
11
LOSR
DIN-
3
GND
4
LOSL
5
6
7
8
9
10
VTH
在4毫米图2.引脚分配的TLK1101E的
×
4毫米20引脚QFN封装
终端功能
针
1, 4
2
3
5
6
7
8
9
10
11
12, 15
13
14
16
17
18
19
20
EP
符号
GND
DIN +
DIN-
LOSL
VTH
SDA
SCL
DIS
LOS
LOSR
VCC
DOUT¤
DOUT +
SWG
LN1
LN0
DE1
DE0
EP
TYPE
供应
模拟式
模拟式
模拟式
模拟式
数字输入/输出
数字式
数字式
数字输出
数字式
供应
CML输出
CML输出
三态
数字式
数字式
三态
三态
裸露的芯片焊盘（EP ）必须接地。
输出信号去加重控制。支持三个逻辑层次：高，低和开放。 （见
表1）
电路接地。
非反相数据输入。片上50Ω端接至VCC 。
反相数据输入。片上50Ω端接至VCC 。
LOS门限控制。该引脚上的电压控制调节LOS报警和去断言的水平。
输入信号的阈值控制。为0V该引脚上的控制电压到1V调节输入信号
门槛。悬空默认0V差分阈值。
双向串行数据引脚为SDA / SCL接口。漏极开路。总是连接到一个上拉
电阻器。
串行时钟引脚的SDA / SCL接口。总是连接到一个上拉电阻。
关闭CML的输出级，当设置为高电平。内部下拉。
高电平表示输入信号的幅度是低于设定阈值电平。开放
沥干。需要一个外部10kΩ的上拉电阻到VCC正常工作。
LOS范围选择。设置为高电平或悬空为上限范围，或者设置于低电平为较低的范围。
3.3V ± 10％的电压。
反相数据输出。片上50Ω反向端接至VCC。
非反相数据输出。片上50Ω反向端接至VCC。
输出电压摆幅控制。设置为高电平高摆幅，设置为低级别低荡，或离开
打开中摇摆。
互连长度的选择。支持两个逻辑电平：高和低。 （见
表2）
描述
SDA
LOS
SCL
DIS
2007 ，德州仪器
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