初步
CY2SSTU877
1.8V ， 500兆赫， 10路输出JEDEC兼容
零延迟缓冲器
特点
工作频率： 125 MHz至500 MHz的
支持DDRII SDRAM
从一个差分输入十差分输出
扩频兼容
低抖动（周期到周期） ： < 40 ps的
极低的偏移： < 40 PS
电源管理控制输入
- 1.8V工作
完全符合JEDEC标准
52球BGA和40引脚MLF （ QFN ）
此锁相环（PLL）的时钟缓冲器被设计为一个
VDD为1.8V ， 1.8V和差分数据输入的AVDD和
输出电平。封装选择包括塑料52球
VFBGA和40引脚MLF （ QFN ） 。该装置是零延迟
缓冲区分配一个差分时钟输入对（ CK ， CK ＃ ）
到10差分对时钟输出（Y [0： 9]中，Y ＃ [0： 9]）和一种
差分对反馈时钟输出（ FBOUT ， FBOUT ＃ ） 。
输入时钟（ CK ， CK ＃ ） ，反馈时钟（ FBIN ，
FBIN ＃ ），则LVCMOS （OE ，操作系统） ，以及模拟电源输入
（ AVDD ）控制时钟输出。
在CY2SSTU877时钟驱动的PLL使用的输入
时钟（ CK，CK ＃）和反馈时钟（ FBIN ， FBIN ＃ ），以
提供高性能，低偏移，低抖动输出differ-
无穷区间的时钟（ Y [ 0 ： 9 ] ， Y＃ [ 0 ： 9 ] ） 。该CY2SSTU877还能够
跟踪扩频时钟（ SSC ） ，从而降低EMI 。
当AVDD接地， PLL被关闭和绕过
用于测试目的。当两个时钟信号（ CK，CK ＃ ）的逻辑
低电平时，器件将进入低功耗模式。输入逻辑
在差分输入检测电路中，独立于
输入缓存器，将检测到逻辑低电平，并执行
低功耗状态，所有输出，反馈，和PLL
为OFF 。当从两者都是逻辑低输入转换
到是差分信号， PLL将被重新打开时，
输入和输出将被启用和PLL将获得
反馈时钟对之间的相位锁定（ FBIN ， FBIN ＃ ）
与输入时钟对（ CK，CK ＃ ）指定stabili-内
矩阵特殊积时间t
L
.
功能说明
该CY2SSTU877是一款高性能，低偏移，低抖动
零延迟缓冲器设计，分发差分时钟在
高速应用。该CY2SSTU877产生10
从一个差分对时钟差分对时钟输出
输入。此外， CY2SSTU877具有差分
反馈时钟输出和输入。这允许
CY2SSTU877被用作零延迟缓冲器。当使用
在嵌套的时钟树的零延迟缓冲器，该CY2SSTU877
锁定到输入的参考和平移接近零
推迟到低偏移输出。
框图
引脚配置
52 BGA
1
A
B
C
D
E
F
G
H
J
K
Y1
Y1#
Y2#
Y2
CK
CK ＃
AGND
AVDD
Y3
Y3#
2
Y0
GND
GND
VDDQ
VDDQ
VDDQ
VDDQ
GND
GND
Y4#
Y1#
3
Y0#
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
Y4
VDDQ
Y0#
Y5#
4
Y5#
GND
NB
VDDQ
NB
NB
VDDQ
NB
GND
Y9
5
Y5
GND
GND
OS
VDDQ
OE
VDDQ
GND
GND
Y5#
VDDQ
Y6#
6
Y6
Y6#
Y7#
Y7
FBIN
FBIN ＃
FBOUT ＃
FBOUT
Y8
Y8#
Y1
Y0
Y5
VD DQ
Y2#
Y2
LK
LK ＃
VD DQ
AG N D
一个VD
VD DQ
GND
1
2
3
4
5
6
7
8
9
40 39 38
37 36
35
Y6
34
33 32
31
30
29
28
Y7#
Y7
VD Q
在FB
在FB ＃
FB ü T＃
FB O u那样牛逼
VD Q
OE
OS
40 Q FN
2S S T ü 877
27
26
25
24
23
22
10 11 12 13
14 15
16
17
18 19 20 21
Y3#
Y4#
Y9#
VDDQ
Y8#
赛普拉斯半导体公司
文件编号： 38-07575牧师* B
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2005年1月19日
VDDQ
Y3
Y4
Y9
Y8
