CS5364
4.7
Master和Slave时钟频率
表4至12
显示时钟速度为48千赫， 96 kHz和192 kHz采样率。该
MCLK / LRCK的比值应保持在每个模式中的恒定值。在主控模式下，该器件的输出
示出的频率。在从模式下， SCLK / LRCK比例可以根据设计的偏好进行设置。
但是，使用在表中所示的比例时的器件性能，才能保证。
只有控制端口模式
LJ / IS Master或Slave
MCLK分频
MCLK （兆赫）
SCLK （兆赫）
MCLK / LRCK比率
SCLK / LRCK比率
÷4
49.152
3.072
1024
64
÷3
36.864
3.072
768
64
SSM FS = 48千赫
÷2
24.576
3.072
512
64
÷1.5
18.384
3.072
384
64
÷1
12.288
3.072
256
64
表4.频率为48 kHz的采样率使用LJ / IS
LJ / IS Master或Slave
MCLK分频
MCLK （兆赫）
SCLK （兆赫）
MCLK / LRCK比率
SCLK / LRCK比率
÷4
49.152
6.144
512
64
÷3
36.864
6.144
384
64
帝斯曼FS = 96千赫
÷2
24.567
6.144
256
64
÷1.5
18.384
6.144
192
64
÷1
12.288
6.144
128
64
表5.频率为96 kHz的采样率使用LJ / IS
LJ / IS Master或Slave
MCLK分频
MCLK （兆赫）
SCLK （兆赫）
MCLK / LRCK比率
SCLK / LRCK比率
÷4
49.152
12.288
256
64
÷3
36.864
12.288
192
64
QSM FS = 192千赫
÷2
24
12.288
128
64
÷1.5
18.384
12.288
96
64
÷1
12.288
12.288
64
64
表6.频率为192 kHz的采样率使用LJ / IS
TDM MASTER
MCLK分频
MCLK （兆赫）
SCLK （兆赫）
MCLK / FS比
SCLK / FS比
÷4
49.152
12.288
1024
256
÷3
36.864
12.288
768
256
SSM FS = 48千赫
÷2
24.567
12.288
512
256
÷1.5
18.384
12.288
384
256
÷1
12.288
12.288
256
256
表7.频率使用TDM采样率为48 kHz
TDM SLAVE
MCLK分频
MCLK （兆赫）
SCLK （兆赫）
MCLK / FS比
SCLK / FS比
÷4
49.152
12.288
1024
256
÷3
36.864
12.288
768
256
SSM FS = 48千赫
÷2
24.567
12.288
512
256
÷1.5
18.384
12.288
384
256
÷1
12.288
12.288
256
256
表8.频率使用TDM采样率为48 kHz
DS625F2
25
