CS5351
4.6
溢流检测
的CS5351包括溢出检测上的左声道和右声道。这次复信息
化呈现为漏极开路，低电平有效引脚15 ， OVFL 。该OVFL_L和OVFL_R数据将去
只要逻辑低的任一通道的超量程条件被检测到。该数据将保持低
在开关特性指定 - 串行音频接口部分。这确保有足够的时间来检测
超量程条件无论速度模式。超时后， OVFL_L和OVFL_R数据会
返回到逻辑高，如果还没有检测到任何其它超出上限的条件。请注意，一
任一通道上的超量程情况将重新启动两个通道的超时时间。
4.6.1
OVFL输出时序
在左对齐格式，该OVFL引脚被更新的LRCK转变后1个SCLK周期。在IS格式，
在OVFL引脚是LRCK转变后更新2个SCLK周期。请参阅
图23
和
24.
在这两个
例OVFL数据可以通过使用LRCK来锁存数据很容易地解复用。在左对齐换
垫， LRCK的上升沿将锁存器的右通道的溢出状态，和LRCK的下降沿
将锁定左声道溢出状态。在IS格式， LRCK的下降沿将锁存的权利
通道的溢出状态和LRCK的上升沿锁存器将左声道溢出状态。
4.7
接地和电源去耦
与任何高分辨率转换器，该CS5351需要认真注意电源和接地
安排，只要它的潜在的性能是可以实现的。
图22
给出了推荐的电源AR-
rangements ，与VA和VL连接到清洁用品。 VD ，其权力的数字滤波器，可运行
从系统逻辑电源，或者可以从经由电阻器的模拟电源供电。在这种情况下，没有AD-
ditional设备应当从性病供电。去耦电容应尽可能靠近ADC的POS-
sible ，与低价值的陶瓷电容器是最近的。所有的信号，特别是钟表，应保持
远离FILT +和VQ引脚，以避免不必要的耦合到调制器。在FILT +和
矢量量化的去耦电容，特别是0.01微法，必须定位，以最小化从电气路径
FILT +和REFGND 。该CDB5351评估板演示了最佳的布局和电源
安排。为了尽量减少数字噪声，连接ADC数字输出只能CMOS输入。
4.8
多设备同步
在多个ADC所需的系统，必须小心，以实现同步采样。对
确保同步采样处; MCLK和LRCK必须是相同的所有的CS5351的系统中。
如果只有一个主时钟源是必要的，一种解决方案是将一个CS5351在主模式和从
所有的其他CS5351的所述一个主站。如果需要多个主时钟源，一个可能的解决办法
将提供的所有时钟由同一个外部源和时间的CS5351复位与非活动
MCLK的边缘。这将确保所有转换器开始在同一个时钟沿采样。
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