VDD
16
脉冲
发电机1
脉冲
发电机2
5
6
4
7
13
14
注： CL连接到输出下测试。
时钟
极性
D0
D1
D2
D3
8
Q0
Q0
Q1
Q1
Q2
Q2
Q3
Q3
2
3
10
9
11
12
1
15
VSS
20 * NS
90%
20纳秒
50%
时钟输入
P.G. 1
10%
20纳秒
90%
50%
数据输入
P.G. 2
Q输出
90%
50%
10%
*输入时钟的上升时间为20 ns的，除了最大上升时间的考验。
TSU
TPLH
th
亿千瓦时
图2. AC测试电路和时序图
（时钟到输出）
摩托罗拉CMOS逻辑数据
MC14042B
159
