数字交换特性，长帧同步和短帧同步
（ VDD = 2.7 3.6 V ， VSS = 0 V ，参考VSS ， TA的所有数字信号= - 40至+ 85°C ， CL = 150 pF的，除非另有说明）
REF 。
号
1
特征
主时钟频率为MCLK
民
—
—
—
—
—
—
—
45
50
50
—
—
50
50
64
50
50
20
80
0
50
超长框架具体时间
15
16
17
18
19
从BCLKT （ BCLKR ）第二期低FST （ FSR ）低保持时间
从FST或BCLKT延迟时间，以较迟者为准，以DT为有效MSB数据
从BCLKT高延迟时间DT的有效弦和步骤位数据
从后来的8 BCLKT下降沿或下降沿延迟时间
FST来交流输出高阻抗
最小脉冲宽度低FST或FSR
短帧具体时间
20
21
22
23
从BCLKT （ BCLKR ）低FST （ FSR ）低保持时间
安装程序FST （ FSR ）时间从低到BCLKT的MSB期（ BCLKR ）低
延迟时间从BCLKT高到DT数据有效
从8 BCLKT低到DT输出高阻抗延迟时间
50
50
10
10
—
—
—
—
—
—
60
60
ns
ns
ns
ns
50
—
—
10
50
—
—
—
—
—
—
60
60
60
—
ns
ns
ns
ns
ns
典型值
256
512
1536
1544
2048
2560
4096
—
—
—
—
—
—
—
—
—
—
—
—
—
—
最大
—
—
—
—
—
—
—
55
—
—
50
50
—
—
4096
—
—
—
—
—
—
单位
千赫
1
2
3
4
5
6
7
8
9
10
11
12
13
14
MCLK占空比为256 kHz的工作频率
为MCLK最小脉冲宽高（ 512 kHz或更高的频率）
最小脉冲宽度低MCLK （ 512 kHz或更高的频率）
上升时间对所有数字信号
下降时间的所有数字信号
从MCLK低建立时间FST高
从FST高建立时间MCLK低
位时钟数据速率为BCLKT或BCLKR
对于BCLKT或BCLKR最小脉冲宽度高
最小脉冲宽度低BCLKT或BCLKR
从BCLKT （ BCLKR ）低FST （ FSR ）高保持时间
为FST （ FSR ）为高， BCLKT （ BCLKR ）低建立时间
从DR设置有效时间为BCLKR低
从BCLKR低到DR无效的保持时间
%
ns
ns
ns
ns
ns
ns
千赫
ns
ns
ns
ns
ns
ns
MC145481
14
摩托罗拉
