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CPM电气特性
表26.我
2
时序（ SCL < 100 KH
Z
）（续）
所有频率
NUM
210
211
1
特征
民
SDL / SCL下降时间
停止条件的建立时间
—
4.7
最大
300
—
单位
ns
s
SCL频率由SCL给出= BRGCLK_frequency / （ （ BRG寄存器+ 3
×
pre_scaler
×
2).
比SYNCCLK / （ BRGCLK / pre_scaler ）必须大于或等于4/1 。
表27
提供了我
2
C（ SCL > 100 kHz）的时间安排。
表27. 。我
2
时序（ SCL > 100 KH
Z
)
所有频率
NUM
200
200
202
203
204
205
206
207
208
209
210
211
1
特征
SCL时钟频率（从）
SCL时钟频率（主）
1
总线空闲时间传输之间
SCL为低电平的时间
高周期的SCL
启动条件建立时间
START条件保持时间
数据保持时间
数据建立时间
SDL / SCL上升时间
SDL / SCL下降时间
停止条件的建立时间
表达
民
的fSCL
的fSCL
0
BRGCLK/16512
1 /（ 2.2 *的fSCL ）
1 /（ 2.2 *的fSCL ）
1 /（ 2.2 *的fSCL ）
1 /（ 2.2 *的fSCL ）
1 /（ 2.2 *的fSCL ）
0
1 /（ 40 *的fSCL ）
—
—
1/2（ 2.2 *的fSCL ）
最大
BRGCLK/48
BRGCLK/48
—
—
—
—
—
—
—
1 /（ 10 *的fSCL ）
1 / （ 33 *的fSCL ）
—
单位
Hz
Hz
s
s
s
s
s
s
s
s
s
s
SCL频率由SCL给出= BRGCLK_frequency / （ （ BRG寄存器+ 3 ）
×
pre_scaler
×
2).
比SYNCCLK / （ BRGCLK / pre_scaler ）必须大于或等于4/1 。
图68
显示了我
2
C总线时序。
SDA
202
205
SCL
206
209
210
211
203
207
204
208
图68.我
2
C总线时序图
MPC860系列硬件规格，版本7
66
飞思卡尔半导体公司
