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总线信号配时
表9.总线操作时序（续）
33兆赫
NUM
特征
民
B35
A（ 0:31 ） ， BADDR （ 28:30 ）为CS有效，如
通过控制位BST4的请求
在芬欧汇川（ MIN对应的字=
0.25× B1 - 2.00 ）
5.60
最大
—
民
4.30
最大
—
民
3.00
最大
—
民
1.80
最大
—
ns
40 MHZ
50兆赫
66兆赫
单位
B35a A（ 0:31 ） ， BADDR （ 28:30 ）和D （ 0:31 ）
到BS有效，如要求通过BST1
在UPM相应的词
（ MIN = 0.50 X B1 - 2.00 ）
B35b A（ ○时31分） ， BADDR （ 28:30 ）和D （ 0点31 ）
到BS有效的，所要求的控制位
BST2中的相应的字
芬欧汇川（ MIN = 0.75× B1 - 2.00 ）
B36
A（ 0:31 ） ， BADDR （ 28:30 ）和D （ 0:31 ）
以GPL有效所要求的控制位
GxT4在相应的字
芬欧汇川（ MIN = 0.25× B1 - 2.00 ）
UPWAIT有效期至CLKOUT下降
EDGE
8
（ MIN = 0.00 X B1 + 6.00 ）
CLKOUT下降沿到UPWAIT
有效
8
（ MIN = 0.00 X B1 + 1.00 ）
为有效至CLKOUT上升沿
9
（分
= 0.00 X B1 + 7.00 ）
A（ 0:31 ） ， TSIZ （ 0 ： 1 ） ， RD / WR ，连拍，
有效期至CLKOUT上升沿（ MIN =
0.00 X B1 + 7.00 ）
TS有效期至CLKOUT上升沿（设置
时间） （ MIN = 0.00 X B1 + 7.00 ）
CLKOUT上升沿到TS有效（保持
时间） （ MIN = 0.00 X B1 + 2.00 ）
AS否定内存控制器
信号否定（ MAX = TBD）
13.20
—
10.50
—
8.00
—
5.60
—
ns
20.70
—
16.70
—
13.00
—
9.40
—
ns
5.60
—
4.30
—
3.00
—
1.80
—
ns
B37
B38
B39
B40
6.00
1.00
7.00
7.00
—
—
—
—
6.00
1.00
7.00
7.00
—
—
—
—
6.00
1.00
7.00
7.00
—
—
—
—
6.00
1.00
7.00
7.00
—
—
—
—
ns
ns
ns
ns
B41
B42
B43
1
2
3
4
5
6
7.00
2.00
—
—
—
待定
7.00
2.00
—
—
—
待定
7.00
2.00
—
—
—
待定
7.00
2.00
—
—
—
待定
ns
ns
ns
7
对于部分速度超过50 MHz时，使用9.80纳秒的B11A 。
所需的BR输入的定时相关当MPC866 / 859选择与内部总线仲裁器工作。
对于BG输入的时序相关时， MPC866 / 859选择与外部总线仲裁器工作。
对于部分速度超过50 MHz时，采用2纳秒为B17 。
为D （零点31分）和DP （0： 3）的输入时序的B18和B19是指到CLKOUT的上升沿，其中的TA的输入信号
为有效。
对于部分速度超过50 MHz时，采用2纳秒为B19 。
为D （零点31分）和DP （0： 3）的输入时序的B20和B21是指到CLKOUT的下降沿。这个时间是只适用于
通过读片选在芬欧汇川集团的控制内存控制器访问控制，数据的节拍，在那里
DLT3 = 1的UPM RAM的话。 （这只是其中的数据被锁存， CLKOUT的下降沿的情况下）。
定时B30指连拍时的ACS = 00和WE （0： 3）当CSNT = 0 。
MPC866 / MPC859硬件规格，第2版
飞思卡尔半导体公司
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